换个角度看台积电和三星的10nm大战

来源：内容来自「eettaiwan」，谢谢。

智能手机的普及，大大地改变了现代人们的生活方式，言犹在耳的那句广告词——「科技始终来自于人性」依旧适用，人们对于智能手机的要求一直是朝向更好、更快以及更省电的目标。就像 2015 年发生的 iPhone 6 芯片门事件，每个苹果 (Apple) 产品的消费者一拿到手机时，都迫不及待地想要知道自己的手机采用的是台积电 （TSMC ， 16nm） 或是三星 （SAMSUNG ， 14nm） 的芯片。

这场战役两家大厂互有消长，首先是三星的 14nm 较台积电的 16nm 抢先半年投入量产，因两家大厂的鳍式电晶体 (FinFET) 设计也确有雷同之处，后续又衍生了竞业禁止官司诉讼等故事，无论如何，最终台积电还是以些许性能优势击败三星，并使其 16nm 制程于隔年独拿了 Apple 的 A10 处理器 (iPhone 7) 订单。

2017 年，三星卷土重来，自主设计了 10nm 技术制程的 Exynos8895（ 名称源于希腊单词 Exypnos 和 Prasinos ，分别意为智慧和环保 ） ，搭载于自家旗舰机 Galaxy S8 上，宣称与上一代 14nm 制程相较性能提高了 27% 、功耗降低 40% 。另一方面，台积电的 10nm 产品 A11 Bionic 于今年 iPhone 8 发表会上亮相， Apple 副总裁 Phil Schiller 对该芯片做了短短一句评价：「智慧型手机历来最强大、最聪明的芯片」 （The most powerful and smartest chip ever in a smartphone） 。

于此人们又有新的议题可以讨论，两家世界级半导体厂究竟在新的 10nm 世代孰强孰弱呢？众多的分析平台都针对两家的产品进行了评比，例如，图 1 是知名跑分评测网站 Geekbench 针对两家芯片进行的比较，我们可以看到台积电的 A11 芯片效能分数，无论是单核心的 4216 分或多核心的 10101 分，分别都优于三星 Exynos8895 的 1957 与 6433 分，后续亦有许多文章或平台以各种数据说明两家大厂产品的规格品项差异。

图1：Geekbench网站提供的效能参考：i8 vs. S8

本文则从另一个角度出发，以材料分析的方式一探 iPhone 8 的 Bionic ( 以下简称 i8) 以及 Galaxy S8 的 Exynos8895 ( 以下简称 S8) 两款芯片中静态随机存取记忆体 (SRAM) 区域与 FinEFT 制程的差别，辅以高解析度的穿透式电子显微镜 (TEM) 影像分析技术，呈现纳米级尺寸差异的影像，并以微区的能量散布光谱映射分析结果 (EDS mapping) ，解释两家选用材料的差别，让读者得以连结形貌与成份二者间的关联，从而了解两家大厂的 10nm 制程。

我们曾经发表「由材料分析观点看英特尔 14nm/14nm+ 演进」一文，比较英特尔 (Intel) 的 14nm 及 14nm+6T SRAM 差异。 6T SRAM 单元面积越小，显示在同样尺寸大小的元件可以植入更多的记忆体单元。图 2 是 2017 年初英特尔指出 14nm 跨入 10nm 时，同样大小的逻辑区域会增加 2 倍以上的记忆体单元，故 6T SRAM 单元面积通常被视为衡量制程优劣的重要因素。

图2：英特尔指出SRAM密度与线宽发展的关系

图 3a 、 3b 分别指出 iPhone 8 (i8) 以及 Galaxy S8 (S8) 之芯片 SRAM 区域的 STEM 影像俯视图，我们可以发现 i8 制程中的鳍片间距 (Fin pitch) 较 S8 的小，进而影响了 6T SRAM 的单元面积， i8 的面积为 0.040um 2 ，远远小于 S8 的 0.049um 2 ，然而图 3c 、 3d 显示两者在制程上并无材料选择上的差异，所以相信 i8 整体效能胜出，与其逻辑区域搭载单元数量有相对之关系 ( 若 SRAM 整体区域大小相同的状况下， i8 搭载的记忆单元数量将是 S8 的 1.25 倍 ) 。

图3：(a)i8 SRAM区域的STEM影像；(b)S8 SRAM区域的STEM影像；(c)i8 SRAM区域的EDS影像图；以及(d)S8 SRAM区域的EDS影像图

进一步看看两者间鳍片结构的差异，透过 TEM 的影像以及 EDS 影像，我们可以解析其极细微的差异，图 4a 、 4b 呈现的是 i8 以及 S8 中鳍式矽基板的形貌，包含了 N 型 (N-Fins) 以及 P 型 (P-Fins) 结构。

图4：(a)i8 FinFET结构的TEM影像；(b)S8 FinFET结构的TEM影像；(c)i8 FinFET结构的EDS影像图；以及(d)S8 FinFET结构的EDS影像图

两者的设计间存在着一些差异：首先， i8 的 N-Fins 结构有二分之一的底部是相连的，这里跟 S8 的每个鳍片彼此间有很大的不同；表 1 统整了一些 N-Fins 的指标性尺寸，在这里我们可以发现两家的制程设计走向不一样的路线， S8 致力于增加与闸极接触的鳍片高度 (Fin High) 与鳍片宽度 (Fin Width) ，因此 S8 在这两个数字上都是略胜 i8 的，这个设计完全符合 FinFET 增加通道面积的概念。虽然 i8 可能在通道面积上略小于 S8 ，但其鳍片间距却比 S8 小非常多，因此我们认为 i8 除了增加通道面积外，也兼顾缩小单元面积大小，因而能大幅增加 SRAM 单元数量。

表1：鳍片的高度、宽度与间距差异：i8 vs. S8

另一方面是材料的选择，从图 4c 、 4d 的 EDS 影像显示，两种 10nm 的 FinFET 成份组成是大同小异的，而且也没有出现跟以往不同的新材料，但是， i8 在 P-Fins 的设计上有一个较独特的地方，我们发现了明显的锗 (Ge) 讯号出现在鳍片上，而且整整涵盖了三分之一的鳍片，意即 i8 直接将锗元素添加于 P-Fins 结构中；而对照 S8 的设计，在 P-Fins 结构的顶端也可观察到锗讯号，但是非常微弱，而且只占整体十分之一的鳍片长。

在 2016 年 IEEE 国际电子元件会议 (International Electron Device Meeting ， IEDM) 的一篇文章 'Setting the Stage for 7/5 nm' 中提及，在鳍片中添加锗确实能够有效地提升电洞的迁移率，而且三星、 GLOBALFOUNDRIES 、 IBM 皆已计画在 7nm 制程中使用，目前各厂尚未量产或大量添加，原因可能是尚未完全克服添加锗后形成的错位跟缺陷，但我们的确看到台积电已经在 10nm 量产中使用此技术领先群雄。

在目前的制程中，磊晶所生长的矽锗 (SiGe) 结构系利用矽锗与矽之间晶格常数差异产生应变，从而提高载子的迁移率，这使得逻辑元件在相同尺寸下，性能可以得到很大的提升。为了让读者一窥 SiGe 全貌，我们准备一个极薄 ( 依照图 5 中闸极下缘 high-k 材料的边界及其下方的鬼影判断，我们制备的样品宽度为一个鳍片左右，约 5~ 10nm) 的样品来观察鳍片上方磊晶的 SiGe 结构。

图5：(a)i8与(b)S8平行鳍片方向闸极与SiGe结构；(c)i8与(d)S8 SiGe结构处的EDS元素分布图

图 5 即是在 i8 与 S8 平行 P-Fins 方向上观察到闸极与 SiGe 部位的高角度环形暗场 (HAADF) 影像及其 EDS mapping 影像。我们可以因此推敲一些设计细节： i8 所使用接触 SiGe 的金属触点 W 为多段设计，但 S8 却是一整块的 W 材料；另一方面，比较 SiGe 的大小面积，即可看到 S8 的 SiGe 相对面积较小，可能在制程的过程中有较大的 SiGe 损耗，这一点在 i8 中可以看到其 SiGe 整体结构优于 S8 的表现。最后，在 HAADF 影像及 EDS 成份分析，则可观察到两者的 SiGe 皆呈现两个不同浓度的成份分布，中心与外层的锗浓度不相同，而这个设计最早在英特尔的 14nm+ 时已经观察到了，相信浓度变化的 SiGe 应可导致更大的应变，使得载子的迁移率能够有效地提升。

最后使用 SEM 观察整体 SRAM 金属连线的状况 ( 图 6) ，在此可以清楚地看到 i8 在这个部份远远胜过 S8 ，粗估 M1 至 M11 ， i8 的尺寸就比 S8 将近少了 300nm ，在这个金属连线迅速降低的情况下，相对而言即是带来寄生电容及讯号延迟 (RC-delay) 的现象。 RC-delay 的影响因子如下：

ρ = 互连导线电阻值

ε = 围绕导线的介电材料之介电常数

L= 金属互连的长度

W= 宽度或互连的间隔

在导线距离 W 迅速减少的情况下，为了降低 RC-delay 的方法有二，第一为更换更低电阻的导线材料，这一点在日前于旧金山举行的 IEDM 2017 上，英特尔透露其 10nm 的制程节点细节，他们将为最底部的两互连层更换新材料——钴 (cobalt) ，这个部份的细节将在日后进一步揭露；第二即是使用更低介电常数的材料做为 low-k 层。本文在 i8 与 S8 的讨论中，并没有发现到金属导线材料的更新，所以我们推断 i8 所使用的 low-k 材料可能也优于 S8 ，才能在尺寸最佳化 300nm 的情况下，依然保持高效能。

图6：10nm制程金属内连结的SEM影像：(a) i8与(b)S 8

根据 i8 与 S8 的 FinFET 比较，以笔者的角度观察， S8 规规矩矩地走向尺寸微缩，以及增加通道面积的方向，但是 i8 在这个架构概念下增加了更多的巧思，提升了整体逻辑区的密度，同时也在制程中添进了一些极微小的差异来改善效能。

透过进一步的材料分析，就能帮助制程端以及读者发现并了解这些极小的差异。正所谓「见微知著」，小小的一个 SRAM 区域就已经藏在许多设计上的小细节，而且最后的胜负就来自于这些每一个小细节的累积。

因应 10nm 以下的制程即将开打，制程端在微缩尺寸将会面临更多的挑战，此时制程的验证能力，如何精准地提供在几个纳米间的差距，绝对是致胜的关键。藉由材料分析带来的强大验证武器，将成为制程端以及读者的眼睛，并一起投入接下来的每一个战场。

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