第61期国际名家讲堂|高速串行链路（SerDes）设计

第61期国际名家讲堂

（需注册费，详见下文）

活动时间：2018年5月10-11日

活动地点：上海集成电路技术与产业促进中心

（上海市浦东新区张东路1388号21幢）

主办单位

工业和信息化部人才交流中心（MIITEC）

承办单位

上海林恩信息咨询有限公司

IC智慧谷

协办单位

上海集成电路技术与产业促进中心

南京江北新区人力资源服务产业园

中国半导体行业协会集成电路分会

支持媒体

华强电子网、EEPW、EETOP、

半导体行业观察、 芯师爷、中国半导体论坛、

芯榜、 IC咖啡、 半导体行业联盟、半导体圈等

个人履历：

• 现任伊利诺伊大学香槟分校电气和计算机工程系教授；

• 2006年，获得俄勒冈州立大学电气工程与计算机科学博士学位。

研究领域：

• 专注于模拟和数字信号处理、传感器接口、有线通信系统和功率转换的高能效集成电路实现。

所在机构任职及荣誉：

• 目前担任IEEE固态电路杂志（JSSC）的副编辑；

• 并担任过国际固态电路会议（ISSCC）、VLSI电路研讨会和定制集成电路会议等协会技术程序委员会委员。；

• 并当选IEEE固态电路协会AdCom（2015-2017）的成员。

讲堂将首先介绍当今高速串行链路中使用的术语和分析工具，然后介绍发射机电路设计，包括终端、电流模式和电压模式驱动以及预加重技术。接着讨论接收机终端、运放和均衡电路，包括线性判决反馈均衡器、无线收发机中使用PLLs的时钟生成技术。从对type–I和type–II PLLs的基本原理描述开始，将详细讨论模拟、数字和混合PLL架构的电路实现细节，实际电路中的电源噪声抑制技术。时钟和数据恢复（CDR）是所有串行链路应用中的关键功能，我们也将讨论CDR设计的挑战和折衷，包括抖动性能指标（如抖动生成、抖动传递、抖动容限）等CDR相关参数，具体的电路实现细节将为我们的设计提供指南。

This short course begins with an introduction to the nomenclature and analysis tools used in today's high-speed serial links. Transmitter circuit design, including termination, current-mode and voltage-mode drivers, and pre-emphasis techniques will be presented. Receiver termination, amplification, and equalization circuits will be discussed, including linear and decision-feedback equalization Clock generation techniques for wireline transceivers using phase locked loops (PLLs) will be presented. Starting with the description of fundamentals of type - I and type – II PLLs, circuit implementation details of analog, digital, and hybrid PLL architectures will be discussed. Practical considerations such as supply noise mitigation techniques will be described.  Clock and data recovery (CDR) is a key function in all serial link applications. Design challenges and trade-offs involved in the design of CDRs will be described. Jitter performance metrics such as jitter generation, jitter transfer, and jitter tolerance are related to CDR parameters and design guidelines will be provided. Circuit implementation details will be presented.

参加讲堂需要具备基本的模拟电路知识，对SerDes感兴趣的设计工程师，设计经理，在校的高年级本科生、研究生等。

Advanced undergraduate or graduate students and practicing engineers who wish to develop a solid knowledge of SERDES. A basic understanding of analog circuits is assumed.

第一天： 05月10日

1. Introduction (Nomenclature, Standards, Analysis tools)

简介（术语、标准、分析工具）

2. Transmitters (CML/VM/Pre-emphasis)

发射机(CML/VM/预加重)

3. Receivers (CTLE, DFE)

接收机 (CTLE, DFE)

4. Fundamentals of phase-locked loops

PLLs基础

第二天： 05月11日

5. Advanced clock generation circuits (DPLLs, Hybrid PLLs)

高级时钟生成电路 (DPLLs, Hybrid PLLs)

6. Advanced clock generation circuits (MDLLs, ILCMs, Supply-regulated)

高级时钟生成电路(MDLLs, ILCMs, Supply-regulated)

7. Fundamentals of clock and data recovery

时钟数据恢复（CDR）基础

8. Advanced clock and data recovery architectures

高级时钟数据恢复架构

（1）注册费用： 4600 元/期

（2）芯动力合作单位学员： 4200 元/期

（3）学生福利：

全国高校学生（本硕博）参加国际名家讲堂，享受标准注册费半价福利（ 2300 元/期）

（4）老学员福利：

凡已付费参加任意一期2018年国际名家讲堂，均可本人半价注册费参加后续6个月内任意一期2018年国际名家讲堂

注：

1.学生注册费，需提供学生证或所在学校出具的学生证明（加盖学校或学院公章），扫描件发lynne@miitec.cn，审核通过后即可参加。

2. 含 授课费、场地租赁费、资料费、活动期间午餐 不含 学员交通、食宿等费用， 需自理 。

国信芯世纪南京信息科技有限公司是工业和信息化部人才交流中心的全资子公司，为本期国际名家讲堂开具发票，发票内容为培训费。请于2018年5月8日前将注册费汇至以下账户，并在汇款备注中注明款项信息（第61期+单位+参会人姓名）。

报名截止日期： 2018年5月8日

报名方式：

1.邮件报名

请在5月8日前填写报名回执表并发送Word电子版至邮箱：lynne@miitec.cn

报名回执表下载链接

（pc端）： http://www.icplatform.cn/lynne

2. 微信报名

关注微信公众号“国家IC人才培养平台”（微信号：ICPlatform），并点击下方选项卡“在线注册-5月活动报名”填写相关信息。

注：提交报名表并交纳报名费后方视为报名成功。

3.电话报名

承办单位：上海林恩咨询有限公司

电话：021-51096090

酒店名称：

和颐酒店张江店 459元/天起

如家精选张江店 349元/天起

锦江之星张江店 260元/天起

酒店预订：

1.报名回执表中勾选：

住宿预订学员在报名回执表中勾选酒店信息（回执表链接： http://www.icplatform.cn/lynne ），并于 5月8日17:00 前，发送至lynne@miitec.cn。

2.电话预定：

酒店预订：021-51096090