Serdes变得越来越重要
2021-02-15
14:00:18
来源: 半导体行业观察
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我们已经看到，在过去的二十年中，接口IP类别的增长率令人难以置信，并且我们预计该类别将至少在未来十年内成为IP领域收入的重要来源。但是，如果我们深入研究各种成功的协议，例如PCI Express，以太网或USB，则可以检测到物理（PHY）部分中的通用功能——即串行器/解串器（SerDes）功能。
1998年，电信应用中使用的高级互连是基于622 MHz LVDS I / O。电信芯片制造商正在构建巨大的芯片，这些芯片集成了以622 MHz运行的256 LVDS I / O，以支持网络结构。
今天，先进的PAM4 SerDes的运行速度为112 Gbps。通过单个连接即可支持100G以太网。数据显示，二十年来，SerDes的技术效率跃升了180倍！
如果我们与CPU技术进行快速比较。1998年，英特尔发布了奔腾II Dixon处理器，其频率为300 MHz。在2018年，英特尔酷睿i3以4 GHz运行。在20年的时间里，CPU频率增长了15倍，而SerDes速度增长了180倍。
现在，SerDes不仅用于电信，还用于更多应用的接口芯片和系统。在2000年代末，智能手机集成了USB3，SATA和HDMI接口，而电信和PC /服务器集成了PCIe和以太网。这些趋势导致接口IP市场成为当时增长超过2亿美元的可观IP类别。
与CPU类相比，它很小，CPU市场是接口IP市场的四到五倍。但是，自2010年以来，接口类别的年增长率至少为15％。与所有其他半导体IP类别（例如CPU，GPU，DSP，库等）相比，它是增长最快的类别。原因与每年增长的已连接设备的数量直接相关，每个设备交换的数据更多（电影，图片更多） ， 等等。）。连通性是沟通链的起点。
图1：长期以太网交换机预测（来源：Dell'Oro ）
在2010年代的十年期间，全球社区几乎完全建立了联系。在过去的十年中，随着连接速率和数据中心数量的迅速增加，以太网成为了这种连接的骨干。如果我们使用SerDes速率作为指标，则2010年为10 Gbps，2013年为28 Gbps，2016年为56 Gbps（允许支持10G，25G和50G以太网），2019年为112 Gbps。
然后在2017年，新兴的数据密集型计算应用（如机器学习和神经网络）对高速连接的需求开始出现，这增加了对高带宽连接的需求。
同时，自诞生以来就一直是SerDes设计规范的模拟混合信号架构变得极为困难，并且对工艺，电压和温度变化更加敏感。但是随着CMOS技术向高级FinFET的演进，考虑到晶体管的微小尺寸，建造晶体管需要堆叠单个电子。因此，要构建能够承受恶劣环境变化的精确模拟电路非常困难。
但是7nm等先进技术的积极之处在于，您可以以平方毫米（每平方毫米1亿晶体管的密度）集成数量惊人的晶体管，因此现在可以利用数字信号处理技术开发基于数字的新架构（DSP）做绝大多数的物理层工作。
与以前的历史模拟混合信号方法所使用的不归零（NRZ或PAM2）相比，基于DSP的体系结构允许使用更高阶的脉冲幅度调制（PAM）调制方案。PAM 4使通道的数据吞吐量增加了一倍，而不必增加通道本身的带宽。例如，使用NRZ信令，带宽为28 GHz的信道可以支持56 Gbps的最大数据吞吐量。通过使用PAM-4 DSP技术，相同的28 GHz带宽通道现在可以支持112 Gbps的数据速率！当您出于物理原因考虑将模拟SerDes架构限制为最大56 Gbps速率（甚至更低）时，DSP SerDes是使用更复杂的调制方案（例如，将速率扩展至200 Gbps或更高）的方法。（PAM-6或PAM-8）。
使用基于DSP的SerDes不仅是FinFET技术中构建可靠接口的必要条件，而且还是将56 Gbps以上数据速率提高一倍的唯一途径。使用PAM-4时为112 Gbps，使用PAM-8时为200 Gbps。而且，对更大带宽的需求是与新兴数据密集型应用程序（如AI（用于互连CPU和加速器），ADAS）相关联的要求，并且要遵循互联的人类社区以数据为中心的趋势，该趋势在未来十年将稳定增长。
图2：排名前5位的接口IP预测和CAGR（来源：IPnest 2020）
IPnest自2009年以来按协议对IP供应商收入的市场份额进行了排名。在2020版报告中，我们显示，从2020年至2024年，接口IP类别的复合年增长率将达到15％，达到15.7亿美元，如图2所示。这是一个广泛的IP市场，包括PCIe，以太网和SerDes以及USB，MIPI，HDMI，SATA和内存控制器IP。
在2019年，Synopsys成为强大的领导者，在估计的8.7亿美元IP市场中占据53％的市场份额，其次是Cadence的12％。两家EDA公司都定义了一站式的商业模式，以应对主流市场。这种策略对这些大公司而言是成功的，因为它针对的是各个细分市场（智能手机，消费者，汽车或数据中心）的大部分，但并非这些细分市场中要求最高的高端部分。
但是，对于IP市场，另一种策略可能会成功，那就是将重点放在这一细分市场（例如高端市场）上，并为要求苛刻的超标量客户提供最佳体验。如果您可以组建一支优秀的工程团队，以最先进的技术开发高质量的产品，并着眼于高端市场，那么最终的业务模式将是有益的。
我们已经看到，SerDes IP是接口IP市场的关键。此外，如果我们专注于PCIe和以太网协议，图3展示了2020-2025年的IP收入预测，仅限于高端PCIe（第5代和第6代）和高端以太网（基于56G，112G和224G SerDes的PHY） ，其中包括D2D协议，其原因将在稍后进行描述。
图3：高端接口IP预测和CAGR（来源：IPnest 2021）
这项高端接口IP预测显示，从2020年至2025年，其复合年增长率为28％（相比之下，整个接口IP市场的复合年增长率为15％），到2025年，这个市场的TAM将达到8.06亿美元。在终端接口IP领域，一家名为Alphawave的新兴公司正在迅速崛起，这主要得益于他们专注于高端SerDes（自2017年以来为112G，不久之后为200G），并借助两家领先的代工厂台积电和三星提供的最先进技术节点（2017年为7nm，然后在2019年为5nm）。报道显示Alphawave成立于2017年，据传其定位是针对最先进的速率以及PCIe和以太网高端细分市场的应用，到2020年，他们将获得7500万美元的订单。在这一市场份额中，他们在2019年占有28％的市场份额，在2020年占有36％的份额。Alphawave有望在高端SerDes市场上保持领先地位。
自2019年以来，出现了一个新的子细分市场——D2D接口，从2020年到2024年，这个市场的复合年增长率预计将达到46％。根据定义，D2D协议用于同一芯片封装中的两个芯片或裸片之间。简而言之，我们考虑D2D的两种情况：i）分解主SoC以避免SoC面积严重影响良率或变得大于最大标线片大小，或者ii）SoC与“服务”小芯片互连（可以是I / O芯片，FPGA，加速器...）。
在这一点上（2021年2月），正在使用几种协议，业界试图为其中许多建立正式的标准。当前领先的D2D标准包括：i）英特尔最初定义的高级接口总线（AIB，AIB2），提供了免版税使用；ii）高带宽存储器（HBM），其中DRAM芯片彼此堆叠在硅中介层之上，并且iii）行业组织领域特定体系结构（ODSA）子组定义了另外两个接口，电线束（BoW）和OpenHBI。所有这些D2D标准都基于类似DDR的协议，一组平行的单端数据线与当前工作在2GHz至4 GHz范围内的转发时钟相伴随。通过在非常短的距离上使用几百条平行线，
现在，业界已经达成共识，即对实现摩尔定律的狂热关注不再对先进技术节点有效，例如。7nm以下。芯片集成仍在进行，每个新技术节点每平方毫米增加更多的晶体管。但是，每个新节点的每个晶体管的成本都在增长。小芯片技术是一项关键举措，它在使用较旧的主流节点作为服务小芯片的同时，推动了主要SoC集成度的提高。这种混合策略既降低了成本，又降低了将服务IP直接集成到主SoC中的设计风险。IPnest认为，这一趋势将在接口IP业务中产生两个主要影响，一个将是D2D IP收入很快增长（2021-2025），
我们预测2020-2025年D2D接口IP类别的增长将从2020年的不到1000万美元增长到2025年的1.71亿美元（复合年增长率为87％）。
该预测基于以下假设：
服务芯片市场将在2023年激增，届时大多数先进SoC将以3nm设计。
这将使诸如SerDes之类的高端IP集成风险太大，从而导致将此功能外部化到在更成熟的节点（如7或5nm）中设计的小芯片中。
如果接口IP供应商将成为这场革命的主要参与者，那么针对诸如TSMC和三星等最先进节点并制造主要SoC的硅代工厂将发挥关键作用。
我们认为他们不会设计芯片，但是他们可以决定支持IP供应商，并促使他们设计与3nm SoC一起使用的芯片，就像今天支持高级IP供应商将其高端SerDes作为7nm和5nm硬IP推向市场一样。
英特尔最近过渡到第三方代工厂，预计也由半导体重量级利用第三方IP地址，以及异质器芯片采用。
在这种情况下，毫无疑问，像Microsoft，Amazon和Google这样的Hyperscalars也将采用小芯片体系结构。
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