来源：内容由半导体行业观察（ID：icbank）
编译自IMEC
，谢谢。
芯片行业从未急于转向大规模生产芯片的新晶体管架构，因为这带来了新的复杂性和投资。但三星、英特尔、台积电和 IBM 等最近的公开声明表明，我们正处于这种转变的前夜。
从 2022 年或 2023 年开始，这些公司已经接受从“主力”FinFET 晶体管架构逐渐过渡到纳米片状架构，以生产 3nm 或 2nm 技术世代的逻辑芯片。
在本文中，您将了解这一历史性转变背后的主要驱动力。此外，我们还将介绍不同代的纳米片架构家族，包括nanosheet, forksheet和CFET
。
对于这些纳米片家族中的每一个成员，我们将回顾进一步的 CMOS 缩放带来的增量优势，并讨论关
键的工艺
步骤。
沿着逻辑 CMOS 微缩路径，半导体界为逐步减小逻辑标准单元的尺寸做出了相当大的努力。
逻辑标准单元布局的示意图（CPP = 接触多晶硅间距，FP = 鳍片间距，MP = 金属间距；单元高度 = 每个单元的金属线数 x MP）。
做到这一点的一种方法是通过减小走线来减小单元高度（定义为每个单元的金属线（或走线）数量乘以金属间距）。对于 FinFET，通过逐渐将一个标准单元内的鳍片数量从 3 个减少到 2 个，实现了单元高度更小的新一代。这分别实现了 7.5T 和 6T 标准单元。以 6T 为例，我们的意思是 6 条金属线适合单元高度的范围。然而，如果保持Fin尺寸，这种演变是以驱动电流和可变性为代价的。为了补偿驱动电流和可变性的下降，鳍片在单元高度缩放中变得更高。最终，这种趋势可能会持续到 1 鳍，实现 5T 标准电池。
在基于 FinFET 的架构中，标准单元缩放需要减少鳍片数量。每一代，鳍都变得越来越高、越来越薄、越来越近。这种演变降低了驱动强度并增加了可变性。
然而，进一步提高基于 5T FinFET 的单鳍器件架构的驱动电流极具挑战性。这就是纳米片架构获得关注的原因。通过在只允许一个鳍片的标准单元中垂直堆叠纳米片状导电沟道，可以实现更大的有效沟道宽度。这样，与鳍片相比，纳米片可以在每个占位面积上提供更大的驱动电流——这是进一步缩小 CMOS 的关键优势。
纳米片架构还允许可变器件宽度，这使设计具有一定的灵活性：设计人员现在可以在增强的驱动电流与减小的面积和电容之间进行权衡（更小的通道宽度往往会降低片之间的寄生电容）。与 FinFET 架构相比，纳米片的另一个显着优势是其“环栅”结构：
就像从平面 MOSFET 到 FinFET 的转变一样，从 FinFET 到环栅纳米片晶体管的转变也伴随着新的工艺集成挑战。幸运的是，纳米片可以被认为是 FinFET 的自然演变，因此，为 FinFET 开发和优化的许多工艺模块可以重复使用。这无疑促进了它被工业界采用。尽管如此，我们确定了两个架构不同的四个关键流程步骤，并且需要特定的创新。
首先是该架构使用外延生长的多层 Si 和 SiGe 来定义器件沟道。沟道使用生长材料以及两种材料之间的晶格失配代表了与传统 CMOS 器件制造的不同。在此多层堆叠中，SiGe 用作稍后在替换金属栅极步骤中的沟道释放期间移除的牺牲层。整个多层堆叠以高纵横比鳍片的形式图案化，这对保持良好的纳米片形状提出了挑战。
在 2017 年 IEDM 会议上，imec 提出了一项关键优化：实施浅沟槽隔离 (STI) 衬垫并在 STI 工艺步骤中使用低热预算，以抑制氧化引起的鳍片变形。这导致了更好的纳米片形状控制，被发现可以改善器件性能——直流（即更大的驱动电流）以及交流（即恒定功率下的速度增益）。改进的交流性能转化为环形振荡器电路的较低栅极延迟——这是使用新纳米片工艺流程制造的真实电路的第一份报告
[1, 2, 3]
。
其次，与 FinFET 不同，纳米片架构需要一个内部隔离层（inner spacer
）——一种额外的电介质，用于将栅极与源极/漏极隔离以降低电容。
在内部间隔物形成工艺
步骤期间，多层结构中的SiGe层的外部使用横向蚀刻工艺凹陷。
这会产生小空腔，然后用介电材料填充这些空腔。
内隔板集成是纳米片工艺流程中最复杂的工艺模块。
它需要高蚀刻选择性和精确的横向蚀刻控制。
包括 imec
[2]
在内的全球多个研究团队都解决了内部隔离层集成挑战。
第三，纳米片沟道释放——纳米片相互分离的步骤。这种释放是通过选择性地蚀刻掉多层的 SiGe 部分来实现的。该工艺步骤需要高度选择性的蚀刻，理想情况下在纳米片之间留下少量 Ge 残留物并降低 Si 粗糙度。此外，需要进行静摩擦控制以避免这些微小的纳米片相互附着。Imec 对不同蚀刻工艺选项（干法和湿法）的基础研究为解决这些问题做出了巨大贡献。
最后是替代金属栅极 (RMG) 集成步骤，包括在纳米片层周围和之间的功函数金属的沉积和图案化。2018 年，imec 强调了引入可扩展功函数金属的重要性，从而减少了纳米片堆叠的垂直空间。例如，该团队表明，将两个垂直纳米片之间的间隔物从 13nm 减少到 7nm，AC 性能提高了 10%——强调了缩小 RMG
[4]
的重要性。
垂直堆叠环栅纳米片晶体管的优化：（左）纳米片形状控制；（右）纳米片垂直空间缩减分离。
进一步提高直流性能的最优雅方法是扩大沟道的有效宽度。但在传统的纳米片结构中，这变得非常困难。主要的亮点是 n 型和 p 型器件之间需要较大的空间裕度，这使得在缩放单元高度时难以实现较大的有效纳米片宽度。该空间被功函数金属图案化步骤所消耗。forksheet 设备架构可以应对这一挑战。
forksheet 是 imec 在 2017 年（IEDM 2017）首次公开提出用于 SRAM 缩放，后来（IEDM 2019）作为逻辑标准单元缩放使能器
[5, 6]
。在这种架构中，通过在栅极图案化之前在 n- 和 pMOS 器件之间引入电介质壁来实现更小的 np 分离。用于功函数金属图案化的硬掩模图案化现在可以在该介电壁上完成，而不是在纳米片情况下的栅极沟槽底部。这允许更紧密的 n 到 p 间距。
因此，可以进一步增强通道的有效宽度，进而提高驱动电流（直流性能）。除了最大化有效沟道宽度，更小的 n 到 p 空间可以替代地被利用来进一步将标准单元的轨道高度从 5T 扩展到 4T。这种演变需要通过后端和中间生产线的创新以及引入缩放助推器（例如埋入式电源轨或自对准栅极触点）来补充。
模拟还预测forksheet的交流性能比纳米片高 10%。imec 团队可以通过减少（寄生）米勒电容来解释这种速度改进，这是由于较小的栅极-漏极重叠导致的。小的米勒电容可能会实现更节能的设备。
从处理的角度来看，forksheet 架构自然地从“基本”纳米片架构演变而来。关键区别在于电介质壁的形成、改进的内部间隔、源极/漏极外延和替换金属栅极步骤。
在 VLSI 2021 上，imec 首次展示了使用 300 毫米叉板工艺流程成功集成的叉板场效应器件的电气数据。双功函数金属栅极可以在 n 和 pFET 之间以 17nm 的间距集成 - 突出了forksheet架构的关键优势
[7]
。
然而，仍然存在对静电的担忧。纳米片结构因其环栅结构而受到吹捧，这在很大程度上改善了对沟道的静电控制。凭借其分叉形式的三门架构，forksheet 似乎退了一步。然而，在上述实验中，imec 发现在 20nm 栅极长度处的短沟道控制 (SS
SAT
= 66-68mV) 可与共集成在同一晶圆上的垂直堆叠栅极环绕纳米片器件相媲美
[8]
。
共集成fork和纳米片 FET 的 TEM 图像。对于 forksheet n 和 pFET，在 17nm np 空间集成了双功函数金属栅极。
使用互补 FET 或 CFET 架构可以进一步最大化有效沟道宽度，其中 n 和 pMOS 器件相互堆叠。这将 np 分隔移动到垂直方向，因此从单元高度考虑中删除了 np 间距。沟道宽度现在可以进一步扩大，但由此产生的面积增益也可用于将轨道高度推至 4T 及以下
[9, 10]
。仿真表明，CFET 可以有利于未来的逻辑以及 SRAM 面积缩放。在 CFET 中，沟道可以制成鳍片（n-fin on p-fin）或纳米片（n-sheet on p-sheet）的形式。在后一种配置中，CFET 完善了纳米片器件架构系列，成为最终的 CMOS 器件架构。
从 FinFET 到 nanosheet 到 forksheet，最后到 CFET。
从处理的角度来看，CFET 架构由于其 nMOS-pMOS 垂直堆叠结构而变得复杂。垂直集成存在两种可能的集成方案：整体式和顺序式。这些流程中的每一个都有自己的优缺点。Imec 通过开发模块和集成步骤以及量化功率性能区域优势和每个工艺流程的复杂性来做出贡献。
采用单片制造流程处理的 CFET 的 TEM 照片。左：CFET 顶部器件；右：CFET 底部器件
单片 CFET 流程从底部沟道的外延生长开始，然后是中间牺牲层的沉积，然后是顶部通道的外延生长。当以纳米片沟道为目标时，起始底部和顶部通道配置可以是 Si 鳍或 Si/SiGe 多层堆叠的形式。在任何一种情况下，堆叠方法都会产生非常高的纵横比垂直结构，这为进一步图案化鳍、栅极、间隔物和源极/漏极触点带来了关键挑战。例如，替代金属栅极集成步骤由于需要用于 n 和 p 的不同功函数金属而额外复杂化。在 VLSI 2020 上，imec 率先展示了通过优化关键模块步骤实现的单片集成 CFET 架构
[11]
。
Sequential CFET：混合沟道材料，但受到晶圆转移的挑战
CFET 的顺序处理由几个模块组成。首先，底层设备被处理到联系人。接下来，使用电介质到电介质晶圆键合技术，通过晶圆转移在该层的顶部创建覆盖半导体层。然后，集成顶层器件，连接顶栅和底栅。该流程通过生产线中间和生产线后端处理完成。
从集成的角度来看，这个流程比单片流程更简单，因为底层和顶层设备都可以以传统的“二维”方式单独处理。顺序集成流程的一个显着优势是集成不同沟道材料用于 n 型和 p 型器件的灵活性（例如，用于 nMOS 的 Si、用于 pMOS 的 SiGe 或 Ge，或者最终是 2D 材料，例如 WS
2
），提供进一步的性能优势。
但与所有新的处理方案一样，存在一些需要特别注意的具体挑战。第一个与两个晶圆之间的键合电介质氧化物的厚度有关。正如 imec 在 VLSI 2020
[11]
上所证明的那样，过厚的氧化物会以 AC 性能为代价。另一方面，使氧化物太薄存在产生键合缺陷（以空隙的形式）的风险。Imec 在开发平衡这两个问题的无键合空洞薄键合氧化物工艺方面取得了进展。
其次，晶圆转移方法具有热预算限制：顶层工艺温度需要降低（至 500°C 左右）以避免对底层器件产生任何负面影响。这对于栅极堆叠可靠性和掺杂剂激活都是一个问题，这通常需要 900°C 左右的热步骤。
Imec 最近针对这两个问题提出了解决方案。首先，我们的团队开发了两种在较低工艺温度下保持良好栅极堆叠可靠性的新方法：（1）低温氢等离子体处理（以钝化氧化硅中间层中的缺陷）和（2）引入界面Si通道和HfO
2
栅极电介质之间的偶极子（以抵消HfO
2之间的能量
缺陷态和电荷载流子导带）。其次，开发了一种创新的外延生长工艺，即使在低生长温度下也能产生高掺杂剂激活——适用于 p 和 nMOS 器件
[12、13、14、15]
。
对于单片和顺序 CFET 集成方案，imec 继续致力于改进模块和集成步骤，并向行业推荐最佳选择。
在本文中，我们回顾了为 CMOS 逻辑器件微缩引入类纳米片晶体管架构的主要优势和挑战。每一代新产品——由纳米片、forksheet 和 CFET 支持——都会带来性能改进（通过优化有效沟道宽度）和/或进一步降低逻辑标准单元高度。从处理的角度来看，纳米片架构可以被认为是 FinFET 架构的进化步骤。
然而，每种不同的纳米片架构都面临着特定的集成挑战，imec 将继续探索和评估解决方案。
[1] ‘Gate-all-around MOSFETs based on vertically stacked horizontal Si nanowires in a replacement metal gate process on bulk Si substrates’, H. Mertens et al, VLSI 2016
[2] ‘Vertically stacked gate-all-around Si nanowire transistors: Key Process Optimizations and Ring Oscillator Demonstration’, H. Mertens et al, IEDM 2017
[3] ‘Vertically Stacked Gate-All-Around Si Nanowire CMOS Transistors with Reduced Vertical Nanowires Separation, New Work Function Metal Gate Solutions, and DC/AC Performance Optimization’, R. Ritzenthaler et al, IEDM 2018
[4] ‘Power-performance trade-offs for Lateral NanoSheets on ultra-scaled standard cells’, M. Garcia Bardon, VLSI 2018
[5] ‘Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm’, P. Weckx et al, IEDM 2017
[6] ‘Novel forksheet device architecture as ultimate logic scaling device towards 2nm’, P. Weckx et al, IEDM 2019
[7] ‘Forksheet FETs for Advanced CMOS Scaling: Forksheet-Nanosheet Co-Integration and Dual Work Function Metal Gates at 17nm N-P Space’, H. Mertens et al, VLSI 2021
[8] “Comparison of Electrical Performance of Co-Integrated Forksheets and Nanosheets Transistors for the 2nm Technological Node and Beyond”, R. Ritzenthaler et al, IEDM 2021
[9] ‘The Complementary FET (CFET) for CMOS scaling beyond N3’, J. Ryckaert et al, VLSI 2018
[10] ‘Device-, Circuit- & Block-level evaluation of CFET in a 4 track library’ P. Schuddinck et al, VLSI 2019
[11] ‘First Monolithic Integration of 3D Complementary FET (CFET) on 300mm Wafers’, S. Subramanian et al, VLSI 2020
[12] ‘BTI Reliability Improvement Strategies in Low Thermal Budget Gate Stacks for 3D Sequential Integration’, J. Franco et al, IEDM 2018
[13] ‘Atomic Hydrogen Exposure to Enable High-Quality Low-Temperature SiO2 with Excellent pMOS NBTI Reliability Compatible with 3D Sequential Tier Stacking’, J. Franco et al, IEDM 2020
[14] ‘Contact Resistivity of Highly Doped Si:P, Si:As and Si:P:As Epi layers for Source/Drain Epitaxy’, E. Rosseel et al, ESC PRiME 2020
[15] ‘Very Low Temperature Epitaxy of Group-IV Semiconductors for use in FinFET, Stacked Nanowires and Monolithic 3D Integration’, C. Porret et al, ESC Journal of Solid State Science and Technology 2019
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