半导体设备供应商,信不过?

2022-06-28 14:00:58 来源: 半导体行业观察

来源:内容由 导体行业观察(ID:icbank) 编译自semianalysis ,谢谢。

据semianalysis报道,半导体资本设备公司声称对未来有很高可视性。鉴于制造半导体的复杂性,人们会假设这些公司是工艺技术和晶圆厂扩建的最终来源。今天我们要揭穿这个神话。


技术和工厂扩建经济学是您希望他们知道的细节,因为这是他们的工具直接使用和服务的地方,但他们不知道。今天我们将讨论一些半导体公司缺少技术和经济细节( economic details)的例子。我们将在本文中使用的示例来自 ASML、KLA 和 Tokyo Electron。


2018 年,就在半导体扩建和资本支出显著放缓之前,所有设备公司都非常看好未来的增长。事实证明,他们对订单可见性和未来增长一无所知。因为随后他们的订单放缓了,Applied Materials 和 Lam Research 等股票下跌超过 40%。就像 2018 年一样,现在一些设备公司的股票已经从最高点下跌了 40% 以上,尽管这些公司继续表示未来每股收益的巨大增长。尽管这些公司声称对未来需求具有最高的可视性,但市场正在押注这些公司无法像 2018 年一样了解他们的订单。


市场是正确的?还是您可以相信设备公司的未来需求?


semianalysis在文章中表示,其分析的第一个在技术细节上犯错的半导体设备公司是ASML。他们指出,ASML 一直在夸大其光刻相对于其他类型工具的资本支出份额。这是一张幻灯片,描述了与新建工厂相关的光刻资本支出强度。



他们表示,这是可验证的错误。因为我们只需比较最大的半导体资本设备公司 ASML、应用材料、Lam Research、KLA、Tokyo Electron 和 ASM International 的收入即可得出结果。


ASML 在光刻步进机中占有超过 95% 的份额。我们估计前端光刻工具在前端晶圆制造设备总销售额中的份额约为 22%。大多数当前和未来的资本支出项目是逻辑或 DRAM,而不是 3D NAND,如下面我们分享的晶圆厂跟踪电子表格所示。如果 ASML 光刻估计准确,其光刻工具的总支出份额将接近 30%,因为这是基于 ASML 数据的后沿逻辑与前沿逻辑与 DRAM 与 NAND 的资本支出混合平均值所需要的。



ASML 还得到了完全错误的各种工艺节点的密度数。例如,这张幻灯片是在他们的投资者日、2022 SPIE 光刻和图案化以及其他一些最近的会议上展示的。



16nm、10nm 和 7nm 的历史密度数据与台积电工艺节点一致。但无论您使用台积电 N5、三星 4nm 还是英特尔未发布的 4nm,5nm 的数据都太激进了。


TSMC 5 的晶体管数量为每平方毫米1.376 亿个。此外,ASML 提供的 3nm 和 2nm 估计也远不准确。TSMC N3 将接近~200 MTr/mm²,而不是如图所示的 300 MTr/mm²。根据台积电,台积电 N2 在最大逻辑密度上的密度最多比 N3 高 20%。尽管如此,ASML 对未来节点的数据以及自 2020 年以来 2 年前出货的节点的数据都是错误的。这张幻灯片与 IMEC、英特尔、三星或台积电关于密度的任何声明都不一致。



ASML 也一直在夸大其光刻工具的吞吐量。这是因为它们歪曲了剂量 (dose) (想想 EUV 工具暴露硅片所花费的时间)。他们的说法通常假设剂量为 20mj/cm²,但晶圆厂往往使用更高。事实上,我们听说三星在生产中甚至使用了高达 60mj/cm²的剂量,大多数研究论文也同样使用了这么高的剂量。这种剂量水平将导致低得多的吞吐量数据。


在我们看来,KLA 在技术上的表达也不准确。为了让您体验一下,他们在最近的投资者日声称每个工艺节点的每个晶体管缩放成本、体积和设计数量。



首先说一下成本。KLA 声称,从 2004 年到 2010 年,每个晶体管的成本每年下降 22%。他们说,这种成本下降从 20nm 到 10nm 暂停了,从那时起,该行业恢复了规模化,每个晶体管的成本下降了 23%。我们可以轻易从他们的图表中跳出错误,说明 16nm 如何降低每个晶体管的成本,或者 7nm+ 是如何仅由单个华为芯片和单个加密货币挖掘 ASIC 提供的,但我们把它排除在外。


相反,让我们关注最近历史上每个晶体管成本的核心主张。我们将使用 Apple 芯片进行芯片密度和成本估算,因为它们是体积最大的芯片,最先引入新工艺技术,并在每个节点上实现最高密度。2017年,苹果发布了搭载台积电N10节点的A11 SoC。去年,Apple 发布了带有 N5P 节点的 A15。如果 KLA 的说法属实,我们会看到每片晶圆的成本如下。



这意味着苹果在 N5P 上的晶圆成本将远低于 10,000 美金。但我认为所有人都会同意 N5P 成本远高于 KLA 所暗示的数字。此外,台积电的 5nm 级节点仍然是今年最先进的节点。他们收到了一些价格上涨。每个晶体管的成本肯定下降了,但速度很慢。


KLA 甚至在稍后的演示中不同意自己的观点。他们特别声称半导体资本密集度在增加。


在同一个演示文稿中,KLA 在引入工艺节点 3 年后对设计开始和每月晶圆也有一些不太正确的描述,这些数据也是可验证的。



10nm 对台积电和三星来说都是短暂的节点。它于 2017 年在 iPhone 等大批量消费应用中出货。KLA 声称 10nm 在推出 3 年后与 16nm 的市场一样大。但是按照台积电自己的说法,引入3年后的10nm基本上是不存在的。随着产能转换为(非 EUV)7nm,台积电 10nm 营收贡献迅速下降。10nm 的少数领先移动客户在一年后转向 7nm 的旗舰 SoC。


鉴于 16nm 是一个长期节点,而 10nm 基本上只用于少数移动 SoC,很明显 16nm 比 10nm 赢得了更多的设计胜利(design win)。我真的不明白 KLA 怎么会弄得这么错。


最后一个例子是东京电子。我们喜欢 Tokyo Electron 的演示文稿,因为它们通常会分享最具技术性的细节。他们也碰巧得到了最正确的技术细节。有趣的是,他们碰巧弄错了这个行业级别的财务细节。这可能是因为它们在财务方面的优化程度较低。例如,它们在自由现金流转换率方面落后于 Lam Research 和 Applied Materials。也许他们最近披露的缺陷是由于文化差异造成的。



在这张幻灯片上,没有轴,但可以比较数字的大小。虽然我们不同意确切的数字,但一般来说,DRAM 和 NAND 在方向上是正确的。资本支出几乎与 DRAM 的密度一样多,这导致 DRAM 的每比特成本不温不火地下降。资本支出的增长远低于 NAND 的密度增长,这导致 NAND 的每比特成本下降得更快。


我们不同意这张幻灯片的方面是有关逻辑的增长幅度。最奇怪的是,台积电宣布他们打算在新竹 Fab 20 和台南 Fab 18 的多个阶段的 gigafabs (100k WSPM) 上花费多少。半导体资本密集度上升。即使它是平的,从 7nm 到 5nm 到 3nm 的晶圆成本也得到了很好的反映。这意味着构建下一代技术 gigafab 的成本比他们描述的要高得多。


有人可能会争辩说你应该考虑台积电的利润率扩张,但这仅仅意味着构建下一个节点的 gigafab 的成本会更大。由于每个晶圆的成本主要由工具的总成本和与之相关的折旧组成,因此下一个节点所需的资本设备显然显着增加。与工具成本相比,电力、这些工具使用的化学品和原材料等消耗品以及人力资本都非常低。从 5nm 到 3nm 的工艺步骤数量增加了约 35% 至约 45%。这是所需工具数量的大幅增加。


简而言之,东京电子低估了未来工艺节点的资本密集度增加。不过,也许他们只是保守。

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