AMD全面进入3D Chiplet时代

2021-08-23 14:00:33 来源: 半导体行业观察

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来源：内容由半导体行业观察（ID:icbank）编译自「 wccftech 」，谢谢。

在HotChips 33 上，AMD谈到了其现有的小芯片（chiplet）设计以及多层芯片发展的未来发展方向。如果将已经发布或即将推出的各种产品统计在内，AMD有14种用于小芯片的封装架构正在进行中。

AMD 表示，封装选择和小芯片架构取决于各自产品（简称 PPAC）的性能、功率、面积和成本。

据 AMD 称，2021 年将标志着其 3D Chiplet 架构设计的首次推出。我们已经在消费类和服务器产品上看到了 2D 和 2.5D 封装，但是有了3D V-Cache，我们最终将进入 3D 小芯片堆叠。第一款采用该技术的产品将是 AMD 的 Zen 3 内核，它将在 Zen 3 CCD 主芯片上配备 SRAM 缓存。3D 小芯片技术的使用还增加了互连密度，同时保持最低的功率和面积。此处列出了Zen 3 CCD 上采用的 3D V-Cache 技术的几个数字。

AMD 分享了如何将 3D V-Cache 集成到 Zen 3 CCD 之上。这是通过使用微凸块 (3D) 和如上所述的几个 TSV 互连来实现的。互连使用全新的亲水介电键合和直接 CU-CU 键合，该键合是与台积电深度合作设计和共同优化的。使用这种技术将两个单独的硅（小芯片）粘合在一起。

据 AMD 称，Hybrid 键合具有 9u 间距，后端类似于 TSV，略小于英特尔的 Forveros 互连，具有 10u 间距。互连能效比 Micron Bump 3D 高 3 倍以上，互连密度比 Micron Bump 3D 高 15 倍以上，并且这些 3D 小芯片由于降低了 TSV 电容和电感，还提供了更好的信号/功率。

AMD 还强调，CPU 上的 DRAM 只是他们通过 3D 堆叠实现的目标的开始。未来，AMD 预计将利用 3D Stacking 将核心堆叠在核心之上，IP 堆叠在 IP 之上，当宏块可以 3D 堆叠在其他宏块之上时，事情会变得非常疯狂。