来源：内容由半导体行业观察（ID：icbank）
编译自allaboutcircuits
，谢谢。
将越来越多的技术融入不断减少的足迹中的斗争始终存在每个设计师的脑海中。为了应对这一挑战，英特尔通过其
最近公布的专利申请
表明了其对提高电路密度的兴趣。
传统上，该行业遵循摩尔定律描述的轨迹，构建更小的晶体管，设计人员可以更紧密地封装在一起。然而，在此应用中，英特尔建议将 N 型金属氧化物半导体 (NMOS) 和 P 沟道金属氧化物半导体 (PMOS) 晶体管堆叠在一起。
PMOS (a) 和 NMOS (b) 的概述。
图片由
MKS提供
在深入研究英特尔的专利申请之前，让我们快速回顾一下我们是如何到达这里的，以及英特尔打算利用它向前发展的叉板晶体管是什么。
告别 FinFET：转向“RibbonFET”和“MBCFET”
工程师最初开发了 FinFET（鳍式场效应晶体管）架构，以改善对平面晶体管的沟道控制。然而，随着互补金属氧化物半导体 (CMOS) 微缩技术不断创造出越来越小的晶体管，即使是 FinFET 的通道控制也变得不充分。
为了进一步改善对晶体管沟道的控制，开发了环栅场效应晶体管（GAAFET）。
GAAFET 栅极完全封闭沟道，以在晶体管关闭时减少泄漏，并在晶体管开启时增加驱动电流，从而继续降低工作电压。
电压降低随 FET 工艺技术变化的图表。
屏幕截图由
三星提供
纳米片晶体管是一种GAAFET，其中沟道是平面片。通常，多个纳米片通道垂直堆叠以增加晶体管的有效宽度，从而提供额外的驱动电流。
去年，英特尔为其纳米片晶体管技术
RibbonFET
打上了商标，并将在其 20A 工艺节点中使用 4 条带堆栈将其推向市场。
另一方面，三星将其版本称为
多桥通道 FET (MBCF
ET)
，预计将在其 3 nm 节点中投入生产。
在了解 FET 技术的进步背景后，让我们来看看 forksheet FET。
你好 Forksheet FET：imec 引领潮流
在 2019 年国际电子设备制造大会上，imec
介绍了其
Forksheet
晶体管概念
。
这种新的 FET 为一堆纳米片晶体管添加了一个自对准的栅极端电介质壁。总体而言，介电壁在 NMOS 和 PMOS 纳米片晶体管之间提供了隔离，允许在 XY 维度上更积极地封装晶体管。
通过将晶体管靠得更近，设计人员可以提高开关速度并降低功耗。
半导体行业晶体管的演变。
图片由
imec提供
当尝试在单个纳米片晶体管中垂直堆叠更多纳米片时，叉片设计还声称可以提供一些制造优势。据报道，这些工艺优势包括用于填充功函数栅极金属的简化工艺。
此外，imec 分析估计，forksheet FET 可以提供：
值得注意的是这些新型晶体管设计的命名约定，这仍然是业界的一个问题，因为这些叉板晶体管在英特尔专利中也被称为“nanocombs
”。
Forksheet FET 和 GAAFET 的 TEM 图像。
图片由imec提供
2021 年 6 月，imec在 VLSI 技术和电路研讨会 (VLSI 2021) 上首次提供了
功能
Forksheet
FET 的电气演示。
22 nm NMOS 和 PMOS 晶体管仅相隔 17 nm，但具有不同的功函数金属栅极。
即使具有叉板晶体管制造的优势，该行业仍再次面临 2D 缩放的限制。
进入英特尔最近的 3D 堆叠
Forksheet
晶体管专利申请。Intel 建议在 PMOS 上堆叠 NMOS，在 NMOS 上堆叠 PMOS，以进一步减小单元尺寸。
英特尔的堆叠Forksheet 晶体管概念。
图片由美国专利商标局和英特尔提供
基本的 CMOS 逻辑，如反相器和 NAND 和 NOR 门经常共享 NMOS 和 PMOS 门对的相同电气节点。因此，这种类型的堆叠可以提高封装密度，这通常会导致速度增加和功率降低。
在专利申请中，英特尔还描述了制造这些堆叠设备的示例流程。
与所有现代 CMOS 工艺一样，简化的描述包括许多复杂的步骤，包括自对准双重或四重图案化、伪栅极形成和去除以及选择性外延层生长。
虽然本文不会深入探讨这一工艺的评估，但这种新的晶体管技术声称将推动新的应用范围。
英特尔的堆叠
Forksheet
FET 专利申请距离设备演示还有很长的路要走，更不用说大批量制造了。然而，速度、功率和密度方面的潜在优势使得英特尔可能会积极追求这种集成方法是可以理解的。
此外，正如专利申请所指出的那样，如果他们成功了，我们有一天可能会在许多领域中堆叠
Forksheet
FET，例如：
英特尔在其用途清单中指出，这些领域只是杯水车薪。如果申请获得批准，英特尔可能需要未来的专利保护。
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