SoC芯片的DFT效率如何提高？
当今，半导体公司面临着与技术节点缩小、设计规模扩大和系统规模扩宽相关的严峻挑战（称为“三大缩放挑战”）。这些挑战对设计开发、制造和功能操作有着广泛的影响，而所有这些都会影响到企业的经营利润。同时，大型片上系统 (SoC) 设计的复杂性与日俱增，这给包括也给可测试性设计 (DFT) 在内的所有 IC 设计学科提出了更为严峻的挑战。
传统 DFT 方法带来的后果有：错过上市时间、测试成本高于预期、芯片质量低于预期、良率提升缓慢，以及无法在生命周期内维持器件性能。 造成这种情况的原因有很多，但所有原因都与三大缩放挑战有关。因此，为了提升DFT的效率，增强企业的竞争优势，行业迫切需要更智能 DFT 方案。
作为SoC芯片DFT测试的市场领导者，西门子EDA旗下的Tessent软件提供了一套完整的芯片测试和良率分析平台，以及一流的软件和 IP来解决上述这些挑战。 Tessent产品线贯穿整个芯片产品生命周期——从晶圆、封装测试到老化、在系统及现场测试。例如：Tessent streaming scan network(SSN) 可以帮助DFT工程师缩短测试时间，减少测试数据量；Tessent™ LogicBIST 为汽车IC、医疗IC等安全关键设备提供高质量的系统内测试解决方案；Tessent助力汽车OTA 更新的安全性、稳定性、可靠性等。
为了协助芯片工程师更高效地完成设计工作，加速time to market，西门子EDA推出多篇技术干货，供大家参考学习。 扫描以下二维码，填写完成即可下载。
资料参考：
《应对缩放挑战以实现硅片成功》
《安全关键应用的芯片测试》
《自下而上式 DFT 方法》
《利用空中下载技术更新 监视和控制汽车设备》
《汽车安全岛 ISO 26262 边缘测试、安全和安保数据管理》
今天是《半导体行业观察》为您分享的第2981内容，欢迎关注。
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