前进5纳米：台积电最新技术蓝图全览

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持续同时朝多面向快速进展的晶圆代工大厂台积电(TSMC)，于美国矽谷举行的年度技术研讨会上宣布其7纳米制程进入量产，并将有一个采用极紫外光微影( EUV)的版本于明年初量产；此物该公司也透露了5纳米节点的首个时间表，以及数种新的封装技术选项。

台积电也继续将低功耗、低泄漏电流制程技术往更主流的22/12纳米节点推进，提供多种特殊制程以及一系列嵌入式记忆体选项；在此同时该公司也积极探索未来的晶体管结构与材料。整体看来，这家台湾晶圆代工龙头预计今年可生产1,200万片晶圆，研发与资本支出都有所增加；台积电也将于今年开始在中国南京的据点生产16纳米FinFET制程芯片。

唯一的坏消息是，台积电的新制程节点是不完全步骤，因此带来的优势也越来越薄；而新的常态是当性能增加，功耗下降幅度通常在10~20%左右，这使得新的封装技术与特殊制程重要性越来越高。

台积电已经开始量产的7纳米制程，预期今年将有50个以上的设计案投片(tap out)，包括CPU、GPU、AI加速器芯片、加密货币采矿ASIC、网路芯片、游戏机芯片、 5G芯片以及车用IC。该制程节点与两个世代前的16FF+制程相较，能提供35%的速度提升或节省65%耗电，闸极密度则能提升三倍。

将采用EUV微影的N7+节点，则能将闸极密度再提升20%、功耗再降10%，不过在速度上显然没有提升──而且这些进展需要使用新的标准单元(standard cells)。台积电已经将所谓的N7+节点基础IP进行矽验证，不过数个关键功能区块还得等到今年底或明年初才能准备就绪，包括28-112G serdes、嵌入式FPGA、HBM2与DDR 5介面。

台积电研究发展/设计暨技术平台副总经理侯永清(Cliff Hou)预期，该EUV制程在布局IP方面需要多花10%~20%的力气：「我们开发了一种实用方法以渐进方式来转移IP。 」他表示，经过完整认证的N7+节点EDA流程将在8月份完成；在此同时，该节点的256Mbit测试SRAM良率已经与初期版本的7纳米节点相当。

展望未来，台积电预计在2019上半年展开5纳米制程风险试产，锁定手机与高性能运算芯片应用；相较于第一版不采用EUV的7纳米制程，5纳米节点的密度号称可达1.8倍，不过功耗预期只降低20%、速度约增加15%，采用极低阈值电压(Extremely Low Threshold Voltage， ELTV)技术则或许能提升25%；台积电并未提供ELTV技术的细节。

EUV功率水准顺利朝明年初量产发展

「没有EUV，他们就无法提供与过去节点相同的微缩优势；」市场研究机构The Linley Group的分析师Mike Demler表示：「如果你看N7+制程，号称比N7制程再微缩20%，因此EUV还是更接近传统摩尔定律(Moore's Law)微缩水准所需的，而N7到N5节点的微缩效果只会更糟。」

台积电显然拥有能在明年初以EUV微影进行量产的好运气，该公司拥有的系统在4月份以250W维持生产数周，预期明年可达到300W，这是大量生产所需的功率水准。不过要维持每日平均145W的功率，台积电还需要加把劲；对此该公司研究发展/技术发展资深副总经理米玉杰(YJ Mii)表示：「生产量正朝向满足量产所需发展。」

除了透露在功率以及生产量方面的显著进步，米玉杰表示，尽管仍超出三分之一，光阻剂量(resist dosage)的减少幅度也朝着该公司在2019年第一季量产的目标迈进；此外EUV光源的光罩护膜(protective pellicle的穿透率目前达到83%，明年应该可以达到90%。

米玉杰以数个案例为证明，表示EUV持续提供比浸润式步进机更佳的关键尺寸(critical dimensions)均匀度；台积电预期会同时在N7+以及5纳米节点的多个层采用EUV，并积极安装ASML的NXE3400微影设备。

看来台积电的EUV量产计画与三星(Samsung)的量产时程差距在六个月之内，后者表示将于今年导入量产，更多相关讯息可望在本月稍晚三星自家活动上曝光。而台积电与三星的EUV量产时程差距，看来并不足以让Apple或Qualcomm等大客户更换代工伙伴；市场研究机构VLSI Research执行长G. Dan Hutcheson表示，只有几个月的领先在长期看来是微不足道。

仍在萌芽阶段的台积电5纳米节点，则预计在6月份释出0.5版的EDA流程，以及在7月份推出0.5版的设计工具套件；该节点还有许多IP功能区块要到明年才会完成验证，包括PCIe 4.0、DDR 4以及USB 3.1介面。

台积电的目标是在2019年让10/7纳米节点产量增加三倍，达到一年110万片晶圆；该公司的Fab 18已经在台湾的台南科学园区兴建中，预计在2020年开始5纳米制程量产。

多种封装技术选项

台积电已经为GPU与其他处理器打造CoWoS 2.5D封装技术，还有智慧型手机芯片适用的晶圆级扇出式封装InFO，除了继续推广这两种技术，该公司还将添加其他新技术选项。

从明年初开始，CoWoS技术将提供具备倍缩光罩(reticle)两倍尺寸的矽中介层选项，以因应该领域的需求；而具备130微米凸块间距的版本则将在今年通过品质认证。InFO技术则会有四种衍生技术，其中记忆体基板应用的InFO-MS，将在1x倍缩光罩的基板上封装SoC与HBM，具备2x2微米的重分布层(redistribution layer)，将在9月通过验证。

InFO-oS则拥有与DRAM更匹配的背向RDL间距，而且已经准备就绪；一种名为MUST的多堆叠选项，将1~2颗芯片放在另一颗比较大的芯片顶部，然后以位于堆叠底部的矽中介层来连结。最后还有一种InFO-AIP就是封装天线(antenna-in-package)技术，号称外观尺寸可缩小10%，天线增益则提高40%，锁定5G基频芯片的前端模组应用等设计。

市场研究机构TechSearch International总裁暨资深封装技术分析师Jan Vardaman表示：「InFO是重要的平台，台积电的以PoP形式整合记忆体与基频/数据机的InFO封装令人印象深刻──高度较低、尺寸较小而且性能更佳；基板上InFO技术则会在市场上大受欢迎，因为2微米线宽与间距适合多种应用。」

不只如此，台积电还发表两种全新的封装技术选项。其中在4月底问世的WoW (wafer-on-wafer)封装直接以打线堆叠三颗裸晶，不过使用者还需要确定其EDA流程是否支援这种打线(bonding)技术；该技术还将在6月推出支援EMI的版本。

最后台积电还大略描述了一种被称为「整合芯片系统」(system-on-integrated-chips，SoICs)的技术，采用10纳米以下的互连来连结两颗裸晶，但技术细节还要到明年才会透露；该技术锁定的应用从行动通讯到高性能运算，而且能连结采用不同制程节点生产的裸晶，看来是某种形式的系统级封装(SiP)。

一位分析师在台积电技术研讨会的休息时间表示：「日月光(ASE)一直是封装技术领域的领导者，但现在我得说台积电才是。」台积电的动机很明显，随着CMOS制程微缩的优势渐退，封装技术能有助于性能表现，一部份是透过更快的记忆体存取。

在过去几年，拥有三种后段制程生产线的台积电拿到了Apple的大订单，部份是因为InFO与Xilinx还有Nvidia，也有部份是因为CoWoS。而The Linley Groupe的Demler表示，新的封装技术选项「看来是在摩尔定律终结之后具备长期潜力的替代方案，但成本相当昂贵，也仍有许多问题待克服。」

填满主流制程选项

台积电有超过三分之一的营收来自于28纳米以上节点，因此该公司除了提及在特殊制程方面的进展，也有比尖端制程旧一至两个世代的制程节点新进展。

举例来说，台积电正在开发22纳米平面制程与12纳米FinFET制程的超低功耗与超低漏电版本，号称能与Globalfoundries和Samsung的FD-SOI制程分庭抗礼。新版本的22纳米制程采用28纳米设计规则，提供10%的光学微缩(optical shrink)与速度增益，或者能降低20%功耗；该制程与相关IP将于今年底准备就绪，锁定先进MCU 、物联网与5G毫米波芯片等应用。

12纳米版本的低功耗/低漏电制程则采用FinFET架构以及更小巧的单元库(cell libraries)，可提供比台积电16FFC 制程高16%的速度，高速Serdes等少数几个IP则要到明年才问世。

记忆体方面，40纳米的电阻式RAM已经准备好取代物联网芯片中的快闪记忆体，只需要添加两层光罩，并支援10年的储存时间以及1万次读写周期。将于今年问世的22纳米嵌入式MRAM支援高于快闪记忆体的速度与更长的储存期限，锁定汽车、手机、高性能运算等设计；该技术到目前为止号称在测试芯片上皆具备高良率。

此外，台积电也提供小型化的微机电系统(MEMS)制程，预期在今年秋天可提供整合10V与650V驱动器的矽基氮化镓(GaN-on-silicon)制程，明年则可完成蜂巢式通讯功率放大器采用的100V D-HEMT制程验证。

台积电也具备车用16FFC制程的经验证EDA流程以及IP，计画今年底可提供7纳米车用制程，将于2019年第二级通过完整认证。

中国市场与晶体管研发进展

除了宣布其位于中国南京的晶圆厂比预期提早数个月展开16纳米FinFET制程生产，台积电也透露了长期研发计画，以及在制程自动化方面采用机器学习的进度。

台积电南京厂的第一阶段建筑包括媲美Apple美国新总部但规模没那么大、外观像太空船的员工餐厅以及管状的办公大楼，以及月产量2万片晶圆的厂房；而该厂区若完成所有建设，月产量最高可达到8万片晶圆。

台积电南京厂外观设计图

（来源：EE Times）

在此同时，台积电的研究员在适合2纳米以下制程节点应用的下一代晶体管所需之堆叠纳米线(nanowires)、纳米片(nanosheets)设计上取得了进展，号称能支援比FinFET更佳的静电(electrostatics)特性，而且可以藉由调整元件宽度达到功耗与性能的最佳化。

台积电认为锗(germanium)是具备潜力的矽替代材料，因为在相同速度下功耗较低；该公司已经在与CMOS相容之介电质中利用该材料，达到了创纪录的低接触电阻。台积电也正在研究各种2D后段材料，包括具备原子级光滑表面的二硫化钼(molybdenum disulfide)。

此外台积电也在实验新方法来放大铜晶粒(copper grain)，以降低互连中的电阻；并正在研发选择性介电质上介电质(selective dielectric-on-dielectric)沉积制程，以实现铜通孔的(vias)的自动对准(self-aligning)。

在记忆体技术方面，22纳米以下节点应用的嵌入式MRAM技术是重点研发项目之一，有可能具备替代性磁结构；在40纳米以下电阻式随机存取记忆体(ReRAM)部份，高密度的纵横闩(crossbar)被视为具能源效益的方案，特别是应用于AI加速度芯片。

在制程自动化部份，台积电正采用机器学习技术系统化分析大量晶圆制程资料，并已经针对特定工具与产品调整了制程参数(recipe)；此外该公司也针对制程变异进行追踪与分类，以实现找出工具、制程或材料中问题所在的自动化。

台积电拥有具备超过5万种制程参数与上千万制程管制图(control charts)的资料库，不过该公司将如何把机器学习运用于自动化任务，以及将运用于何种产品线上，目前并不清楚──毫无疑问，仍有某项工作正在进行中，或许其中也有一些不为外人道的秘方。

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