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封装厂正在为下一波先进封装做准备，从而为各种应用实现新的系统级芯片设计。
这些先进封装涉及一系列技术，例如2.5D / 3D，小芯片，扇出和系统级封装（SiP）。每一种反过来又提供了用于将复杂的管芯组装和集成到先进封装中的一系列选项，从而为芯片客户提供了许多可能的方式来区分他们的新IC设计。
但是每种封装方法也都有其自身的权衡。此外，有太多可能的配置，即使对于最复杂的设计团队来说，为特定应用进行选择也可能具有挑战性。
尽管如此，先进封装仍在整个半导体行业中发挥着更大的作用，而且这种趋势可能还会持续下去。网络设备，服务器，智能手机甚至手表都是采用先进封装的应用程序。并非所有芯片都需要先进封装。实际上，绝大多数芯片都是以成熟的商品封装组装和封装的。但是，即使对于这些产品，IC供应商仍然希望采用新的封装，这些封装具有更小的外形尺寸和更好的电气性能。
先进的封装有望解决这些挑战和其他挑战。例如，在系统中，数据在单独的处理器和板上的存储设备之间来回移动。但是有时这种交换会导致延迟并增加能耗，这被称为内存墙。解决该问题的一种方法是将内存和处理器放在一起，并将它们集成到一个封装中。
那不是先进封装的唯一应用。传统上，为了推进设计，IC供应商开发ASIC。然后，供应商将缩小每个节点上的不同功能，并将它们打包到ASIC上。但是，这种方法在每个节点上变得越来越复杂和昂贵。许多人正在寻找替代品。获得扩展优势的一种方法是在先进封装中组装复杂的芯片。在某些情况下，高级软件包以较低的成本模仿了传统的ASIC。
在封装中组装不同且复杂的管芯有时被称为异构集成。ASE的资深研究员，高级技术顾问Bill Chen在IMAPS的演讲中说：“我们所看到的就是您所说的封装上的复兴，设计上的复兴以及在异构集成的许多领域中的复兴。”最近举行的第17届年度设备封装国际会议。
在IMAPS和其他近期活动中，供应商提供了有关其新封装的更多详细信息，并简要介绍了未来的发展。他们之中：
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三星推出了3D技术，该技术将逻辑和内存芯片堆叠在一起。它还设计了一个结合了AI处理功能和内存的程序包。
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Amkor，ASE和台积电正在开发新的高端扇出软件包，这些软件包集成了逻辑和更多的存储立方体。他们还正在为5G手机和其他应用开发扇出。
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i3正在开发SiP堆叠技术。
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许多人正在追求小芯片。为此，芯片制造商可以在库中具有模块化芯片或小芯片的菜单。客户可以混合搭配小芯片，并使用封装中的芯片到芯片互连方案将它们连接起来。
当今的系统包含内存，处理器，存储器和其他组件。内存和存储采用不同的形式，并按层次结构排列。在层次结构的第一层中，SRAM是一种快速存储器类型，已集成到处理器中以实现快速数据访问。用于主存储器的DRAM是独立的，位于模块中。磁盘驱动器和固态存储驱动器用于存储。
在PC中，这些单独的组件都组装在板上。但是，这种拓扑对于数据中心中的服务器而言效率很低。从每个单独的组件（即处理器和内存）来回移动数据会产生延迟。
多年来，供应商已经开发出各种封装来应对内存壁，即2.5D / 3D。2.5D / 3D软件包在行业中使用了数年，通常在诸如网络设备和服务器之类的高端应用中找到。
在2.5D封装中，将管芯堆叠或并排放置在中介层的顶部，该中介层具有直通硅通孔（TSV）。中介层充当芯片和电路板之间的桥梁，可提供更多的I / O和带宽。
在一个示例中，FPGA和高带宽存储器（HBM）并排放置在2.5D封装中。HBM是DRAM存储器堆栈，可增加系统中的存储器带宽。“这是AI的一个非常重要的因素，” Amkor先进封装开发和集成副总裁Mike Kelly在IMAPS上的演讲中说道。“您正在使HBM DRAM堆栈靠近处理器。基本上，您可以在较低的功率点上获得更多的内存带宽。您并没有将所有这些数据从程序包中来回推到其他形式的存储器中。”
但是2.5D昂贵且难以制造。以HBM为例。使用各种工艺步骤，在每个DRAM裸片的顶部形成微小的铜微凸块和支柱。翻转一个裸片，并将裸片每一侧的凸块结合在一起。凸块和支柱可在不同设备之间提供小型，快速的电气连接。
最先进的微型凸块/支柱是间距为40μm的微小结构。每根柱子的高度为15μm至30μm，研发时为10μm至20μm。“随着减小凸块尺寸，出现了几个关键的可靠性问题，” Onto Innovation薄膜产品管理总监Priya Mukundhan在论文中说。“要使微型凸块可用于堆叠，必须以非常高的精度和精度来测量它们的单个高度和芯片级共面性。”
展望未来，该行业将继续开发新形式的2.5D。一方面，存储器供应商正在开发更小尺寸的新型更快的DRAM，以实现更高容量的HBM。
例如，三星的新HBM2E技术使容量比以前的版本增加了一倍。最新版本在缓冲芯片上堆叠了八个10nm级，16千兆位DRAM芯片。三星的HBM2E解决方案提供16GB的容量，数据传输速度为3.2Gbps，每个堆栈的内存带宽为410GB / s。
此外，三星最近还发布了一对下一代2.5D封装技术。首先，三星推出了I-Cube4，这是一个2.5D解决方案，可在一个封装中容纳四个HBM2E堆栈和一个逻辑芯片。其次，该公司推出了HBM-PIM，这是一种将HBM与AI处理单元集成在同一封装中的设备。通过将DRAM优化引擎放置在每个存储体中，HBM-PIM将处理能力直接带到了存储数据的位置，从而在并行处理的同时最大程度地减少了数据移动。
三星正在将机器学习技术引入其中。机器学习是AI的一个子集，它处理大量数据并识别系统中的模式。三星内存产品规划高级副总裁Kwangil Park表示：“ HBM-PIM是业界首款针对各种AI驱动的工作负载而量身定制的可编程PIM解决方案，例如HPC，培训和推理。”
机器学习正在朝着其他方向推动2.5D封装。一段时间以来，IC供应商已经为AI开发了新的芯片架构。这些芯片架构中的许多必须容纳更多的HBM和逻辑管芯。在某些情况下，具有多个管芯的大型芯片架构无法安装在2.5D封装的单个插入器中。可能需要两个或多个中介层来容纳所有管芯。
为了开发大型中介层，芯片制造商使用光刻扫描仪在晶圆上构图了多个中介层。扫描仪可以打印尺寸为26mm X 33mm的特征。该字段大小表示许多人所说的标线限制。
因此，标线片尺寸的中介层大约为26mm x 33nm。一些芯片架构要求插入器大于标线片的大小。根据Ultratech等人的论文，“可以通过将插入器设计分成多个部分来制造大面积的插入器，其中每个部分小于步进重复光刻系统的最大场尺寸。”
一旦处理了晶片，就将各个中介层缝合在一起，形成一个更大的中介层。例如，一个2.5D封装的插入物是标线片尺寸（<1,600mm²）的2倍，可以容纳一个大型逻辑芯片和2至4个HBM。2.5D封装（标线片尺寸为4X和6X甚至更大）正在运输或研发中。
超越2.5D，下一个重要的事情是3D-IC，它们将逻辑存储在内存中，或者将逻辑存储在先进封装中，以创建系统级设计。英特尔，三星，台积电和其他公司正在开发3D-IC。例如，三星最近推出了X-Cube。在一个应用中，三星在逻辑芯片上堆叠了一个SRAM芯片。
这解决了一个主要问题。在系统中，SRAM速度很快，但是它占用了电路板上太多的空间。三星公司副总裁Seung Wook Yoon说：“（将SRAM堆叠在逻辑上）释放了将更多内存封装到较小区域的空间。”
2.5D / 3D封装以外的中介层还有其他应用程序。例如，一个系统的板上有多个组件，但是一个裸片和/或封装可能有故障或作废。开发一个新的董事会没有多大意义。为了解决该问题，QP Technologies开发了一种新的中介层设计解决方案。
首先，您需要采购新的裸片和/或封装。然后，QP Technologies开发了插入器。插入器的顶部与新设备的占用空间匹配。底部与主板上旧设备的占用空间相匹配。
该解决方案可用于多种封装类型。QP Technologies销售和营销副总裁Rosie Medina表示：“我们使用具有匹配的凸点焊盘来制造插入器，该凸块焊盘的迹线延伸到可引线键合的焊盘上。” “接下来，我们将倒装芯片管芯连接到中介层，然后将中介层上的键合管芯连接到现成的封装中。最后，我们从中介层到封装进行引线键合。客户现在拥有可以测试或组装到板上的标准封装。”
尽管2.5D / 3D封装提供了很高的I / O数量，但该技术非常昂贵，部分原因是插入器的成本。反过来，这又增加了对不需要中介层的先进封装的需求。
在那里可以安装称为扇出的先进封装类型。在扇出的一个示例中，DRAM裸片堆叠在封装中逻辑芯片的顶部。扇出不包含插入器，使其比2.5D便宜。
在扇出流程中，芯片是在晶圆厂的晶圆上进行处理的。将芯片切成小块，并放置在晶片状结构中，该结构中填充有环氧模塑料（EMC）。这称为再生晶片。
然后，在封装中形成重新分布层（RDL）。RDL是铜金属连接迹线，可将封装的一部分电连接到另一部分。RDL通过线和间距测量，线和间距是指金属走线的宽度和间距。
RDL取代了2.5D中昂贵的插入器，但是仍然存在一些挑战。Brewer Science的研究人员Arthur Southard在论文中说：“当芯片通过EMC包覆成型时，所产生的再生晶圆通常会产生明显的应力和翘曲。” “在这种情况下，可以使用（临时粘合）材料来帮助控制晶圆翘曲。”
然后，当管芯嵌入到化合物中时，它们趋向于移动，从而引起不希望的效果，称为管芯移位。这影响了产量。
展望未来，供应商将继续开发扇出，分为两个部分-标准密度和高密度。针对移动和物联网，标准密度扇出被定义为具有少于500个I / O和大于8μm的线和空间的封装。高密度扇出具有500多个I / O和少于8μm的线和空间。
多家供应商正在为5G智能手机开发高密度扇出封装。扇出封装将RF芯片和天线集成在同一单元中，从而提高了信号质量。ASE的Chen说：“封装天线模块是5G发展的重要组成部分。”
Amkor，ASE，TSMC和其他公司正在开发带有HBM的高密度扇出套件，该套件用于服务器和网络设备。在某些情况下，带有HBM的高密度扇出与2.5D竞争。2.5D和扇出都是可行的，并且有自己的位置。
“总的来说，对于具有四个或更多HBM的大型系统，大多数客户都使用2.5D，” Amkor的Kelly说。“对于较小的系统和新设计，我们看到一些产品已被设计到S-SWIFT中，其中大多数带有两个或更少的HBM。”
S-SWIFT是Amkor高密度扇出线的名称。“通过高密度扇出创建多管芯模块，然后将该模块连接到标准倒装芯片IC封装基板。该技术的特点是具有4-6层的RDL，以及一条2μm的生产线和2μm的空间，其R＆D分别为1.5μm/1.5μm。
同时，日月光还正在开发其扇出技术的更先进形式，称为衬底扇出芯片（FOCoS）。“多管芯封装具有1个ASIC，由8个小芯片包围，这些芯片是使用ASE的FOCOS扇出末尾版本组装而成的。它具有三个互连的RDL层，外加两个UBM层，一个用于C4凸块，另一个用于与外界的封装连接，总共6个金属层。当前的设计使用2μm的线/间距RDL，并且工程上的线/间距更精细。” ASE的工程高级总监John Hunt说。“ ASE还与客户合作开发其他裸片组合，以及使用嵌入式桥式裸片实现高密度互连的FOCoS。”
其他扇出技术也在开发中。Nepes在IMAPS上介绍了其首个M系列扇出技术，这是一种将存储设备堆叠在逻辑芯片上的层叠封装解决方案。
Nepes的M系列扇出可以在圆形晶圆或600mm x 600mm的面板上制造。面板比圆形晶圆处理更多的封装，从而降低了成本。例如，一个300mm的晶圆可以处理2,500个6mm x 6mm的封装，而600mm x 600mm的面板可以容纳12,000个封装。在大尺寸的方形面板上进行扇出封装比较困难，并且预计不久后不会大规模采用。
同时，弗劳恩霍夫可靠性与微集成研究所描述了一种基于扇出的传感器平台。该平台包含一个SoC。传感器堆叠在SoC上并集成到一个封装中。
2.5D / 3D和扇出封装并不是唯一的选择。另外，有多种方法可以创建定制的先进封装，即小芯片和SiP。
在小芯片中，客户可以混合搭配芯片，并将它们连接到一个封装中。基于小芯片的设计可以并入现有的封装类型或新的体系结构中。
小芯片背后的想法是将较大的单片芯片分解为较小的管芯。据说这可以提高产量并降低成本。UMC技术开发副总裁GC Hung表示：“在许多情况下，可以在小芯片级和最终IC上优化芯片产量。” SoC设计的小芯片方法使架构师能够选择特定的硅技术，该技术最能满足每个关键芯片功能的要求。性能驱动功能可以利用尖端的finFET技术。定制模拟可以在传统技术上实现，而主流技术可以用于其余的设计。”
并非所有芯片设计都需要小芯片。对于许多应用而言，现有的软件包就足够了。并不是所有的IC供应商都拥有内部开发类似小芯片的设计组件。
仍然有一些公司开发了类似小芯片的设计。较新的版本正在研发中。但是开发这些产品具有挑战性。例如，如果一个管芯的封装有缺陷，则该产品可能会失效。
反过来，这需要一个完善的过程控制策略。KLA工业和客户合作高级总监Chet Lenox表示：“向小芯片架构的转变在先进封装中带来了许多检查和计量方面的挑战。” “首先，随着越来越多的单个模具被集成，进来的模具质量要求变得越来越严格。这甚至在组装之前就增加了对高度敏感的芯片级检查，计量和分类的需求。其次，用于小芯片封装工艺的设备的清洁度要求越来越严格，并开始接近我们在前端半导体制造中所使用的设备。”
除了小芯片，SiP也是可行的解决方案。甲系统级封装集成几个组件成一个单一的包，使其能够用作电子系统或子系统。
可以将许多组件集成到SiP中，例如天线，管芯，MEMS和无源器件。从这些选项中进行选择，客户可以开发定制的SiP来满足给定的需求。
SiP可用于多种产品，例如汽车系统，智能手机和手表。在智能手机中，SiP可用于容纳电源管理IC以及RF前端和WiFi模块。
多年来，Apple已在其智能手表产品中集成了SiP。最新的Apple Watch Series 6在所谓的S6封装系统（SiP）中整合了处理器和其他功能。
S6 SiP集成了苹果公司的A13 Bionic芯片（双核处理器）。基于Arm的64位处理器技术，A13 Bionic比以前的手表的芯片快20％。
其他公司也正在开发新形式的SiP。例如，i3 Microsystems描述了有关其异构系统级封装（HSIP）模块技术的更多详细信息。
HSIP将裸片嵌入具有布线层的基板内。i3业务发展总监贾斯汀•博尔斯基（Justin Borski）表示：“由于HSIP具有双向互连和贯穿核心的馈通，因此我们通常将其称为嵌入式中介层。“我们的器件架构的一项独特功能是纤芯厚度是高度可定制的。我们可以生产厚度从150微米到1.2毫米的嵌入式内核的设备设计，并且仍然可以通过我们的穿通孔技术通过该内核传递信号。
在IMAPS上，i3描述了一种将两个HSIP彼此堆叠并与TSV连接的技术。“我们目前正在为特定的国防部和国防工业基地（DIB）客户提供两高和多种单堆叠设备的早期生产，” Borski说。“两层堆叠的HSIP系统已经针对一项重大计划投入了约一年的生产。”
显然，封装是一个充满活力的市场，有许多新的和不同的选择。
了解每个选项都具有挑战性。寻找合适的技术人员更加困难。
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