来源：内容由半导体行业观察（ID：icbank）编译自
IBM
，谢谢。
早在 1965 年，计算机科学家戈登·摩尔 (Gordon Moore) 就提出假设，芯片中集成的晶体管和其他组件的数量将大约每两年翻一番，与此同时，计算机的速度和容量也将翻一番。但在 55 年后，在单个芯片中能塞进去的晶体管数量几乎达到了极限。
然而，计算系统的前路并没有放缓。动态 AI 系统已准备好为我们生活的方方面面——从道路安全到药物发现和先进制造——提供动力，这在未来将需要更强大的芯片。为了让芯片产业继续以摩尔假设的速度和计算能力前进，我们需要制造具有多达 1000 亿个晶体管的芯片。
为了实现这个目标，行业内的厂商都在探索多样的方案。IBM Research 也深度参与其中，日前他们宣布，公司与三星在半导体设计方面的合作取得了突破。借助一种称为垂直传输纳米片场效应晶体管 (Vertical-Transport Nanosheet Field Effect Transistor：VTFET)，可以让摩尔定律在未来几年持续有效。
VTFET（垂直传输纳米片场效应晶体管）晶圆
据IBMji介绍，当今的主要芯片架构是横向传输场效应晶体管 (FET)，例如鳍式场效应晶体管或 FinFET（因硅体类似于鱼的背鳍而得名），它沿硅片表面将晶体管分层。VTFET 则是将晶体管垂直于硅警员，并引导电流垂直于硅片表面。这种新方法通过打破对晶体管栅极长度、间隔厚度（spacer thickness）和触点尺寸的物理限制来解决缩放障碍，以便优化包括性能和功耗在内的各种参数。
通过 VTFET，IBM成功地证明了在 CMOS 半导体设计中探索超越纳米片技术的缩放是可能的。在这些先进的节点上，与按比例缩放的 FinFET 替代方案相比，VTFET 可带来两倍的性能提升或高达 85% 的功耗节约。1
新的 VTFET 架构展示了一种在纳米片之外延续摩尔定律的方法。在今年5 月，谷歌宣布了一种 2 纳米节点芯片设计，该设计将使芯片能够在指甲大小的空间中安装多达 500 亿个晶体管。而VTFET 继续创新之旅，打开通往新可能性的大门。
过去，设计人员通过缩小栅极间距和布线间距，以将更多晶体管封装到芯片上。这适合所有组件的物理空间被称为接触式栅极间距 (Contacted Gate Pitch ：CGP)。缩小栅极和布线间距的能力使集成电路设计人员能够在我们的设备中将晶体管从数千个增加到数百万个，再到数十亿个。但是，对于最先进的 FinFET 技术，间隔（space）、栅极和触点的空间有限。那就意味着一旦达到了CGP极限，你就没有空间继续微缩了。
水平排列在硅片上的上的FET 配置。需要使用蓝色显示的虚拟隔离栅极（isolation gates）来隔离浪费空间的相邻电路。
通过垂直定向电流，栅极、间隔和触点不再受传统方式的限制：我们有空间扩展 CGP，同时保持健康的晶体管、触点和隔离（隔离和浅沟槽隔离，STI：spacer and shallow trench isolation）尺寸。摆脱了横向布局和电流流动的限制，我们能够使用更大的源/漏触点来增加器件上的电流。可以选择栅极长度来优化器件驱动电流和泄漏，而隔离层厚度可以独立优化以降低电容。我们不再被迫在栅极、spacer和触点尺寸之间进行权衡，这可以提高开关速度并降低功耗。
新的 VFET 配置在晶圆上垂直排列层，通过缩小栅距和消除虚拟隔离栅显着提高了密度缩放。
另一个关键的 VTFET 特性是能够将 STI 用于相邻电路隔离，以实现零扩散中断 (ZDB：Zero-Diffusion Break) 隔离，而不会损失有源栅极间距。相比之下，横向传输 FET 电路的密度受到电路隔离所需的双或单扩散中断的影响，这会影响进一步缩小技术的能力。
在十年前，我们可以看到横向架构会在激进的栅极间距下达到缩放限制：实际上，每个器件组件都接近缩放限制。我们想找到可以打破这些障碍的其他途径，我们的动机从未改变。我们的目标一直是为未来的技术生产具有竞争力的设备。
由于栅极间距比生产中已知的任何产品都更具侵略性，并且体硅片上栅极间距低于 45 nm 的 CMOS 逻辑晶体管，我们相信 VTFET 设计代表着构建下一代晶体管的巨大飞跃，这在未来几年内将使更小、更强大和更节能的设备成为可能。
正如前文所说，IBM在今年五月已经公布了公司实现2nm的方式，让我们再深入回顾一下IBM的实现方法。
据IBM介绍，他们推出的新型环栅 (Gate-All-Around：GAA) 纳米片器件架构使其能够在大约指甲大小的空间中集成 500 亿个晶体管。这让他们为 2 纳米 (nm) 节点的实现铺平了道路。
不过IBM也强调，他们对 2 纳米芯片节点的纳米片晶体管的演示也是对几个较小里里程碑式的验证，这些里程碑向我们证明这种方案是可行的，以及 IBM 跨学科专家团队在材料、光刻、集成、项目中的设备、表征和建模方面的合作是相得益彰的。
使用透射电子显微镜观察到的一排 2 nm 纳米片器件。2 nm 比单链人类 DNA 的宽度还小
IBM进一步指出，自他们在2012 年夏天首次提出用“Nanosheet”这个名字来描述其当时正在研究的新设备架构后，公司一贯的想法就是开发一种片状结构，而不是我们一直使用的纳米线结构。在他们看来，这个新命名的纳米片架构将能够提供纳米线所不具备的静电优势，同时还具备提高性能所需的密度。IBM强调，只有通过这些特性的组合，IBM Research 才能提供优于FinFET 的晶体管架构。
IBM还讲到，公司纳米片晶体管架构的第二次迭代涉及一种新型的水平堆叠 GAA 芯片设计。晶体管上的四个“gate”使优秀的电信号能够通过芯片上的其他晶体管并在它们之间传递。
IBM进一步强调，公司2nm的另一个里程碑是2017 年。因为在当年他们正式推出了纳米片晶体管，同时他们也意识到晶体管架构中的内部间隔模块（inner spacer module ）将成为纳米片性能的关键推动因素，而这可以通过降低栅极到源极/漏极的电容来实现。IBM表示，Inner spacers是关键的结构元件，因为它们定义了 GAA 器件的有效栅极长度。2019 年，该团队与合作伙伴公司合作，使用干压痕技术（dry indent technique）开发了一种新的inner spacer工艺。这允许实现低于 1 nm 的工艺控制以及改进的inner spacer profile。
通过将这种新的干式内部（dry inner spacer）隔离工艺与业界首个底部电介质隔离（ bottom dielectric isolation）相结合，IBM能够创建一个 12 纳米的栅极长度，它只有两打原子长。全底电介质隔离（full bottom dielectric isolation）方案的好处是它可以减少子通道泄漏（sub-channel leakage），提供对工艺变化的免疫力（immunity），并提供功率性能改进。
值得注意的是，晶体管尺寸的最新进展——例如 10 nm、7 nm、5 nm 和现在的 2 nm 节点——指的是使用特定类型的半导体制造工艺制造的特定一代芯片，很像 5G指最新的无线标准。在这种情况下，例如，2 nm 并不对应于传统定义的接触金属线的一半间距。一般来说，较小的技术节点会产生较小的晶体管，其中更多的晶体管可以封装到芯片上，使其更快、更节能。
在今年五月，IBM 研究人员还首次使用极紫外 (EUV) 光刻图案化技术在前端 (FEOL) 处开发出宽度为 15 至 70 nm 的纳米片器件，这证明该技术可产生比可见光更小的线条。FEOL 是集成电路制造的第一部分，其中晶体管和其他组件在半导体中形成图案。IBM表示，公司是第一个讨论将 EUV 引入 FEOL 的研究机构。IBM Research 的奥尔巴尼实验室拥有业内最先进的 EUV 光刻工具之一。能更精确地控制纳米片宽度，并极大地简化了将低功耗和高性能设计放在同一芯片上的过程。
据IBMjIE横扫，公司第一款 2 nm 晶体管中另一个值得强调的关键进步是我们开发了一种新的多阈值电压 (Multi-Vt) 器件，其泄漏水平跨越三个数量级。这使设备制造商能够更好地选择底层芯片架构所需的性能水平。
IBM表示，较之使用7 纳米处理器技术的手机（如 iPhone 11、三星 Galaxy S10 和谷歌 Pixel 5），使用2 纳米处理器的手机可以将电池寿命提高四倍。基于平均使用情况，这意味着手机只能需要每四天充电一次。
使用相同的功率，扩展到 2 nm 芯片节点晶体管相当于比今天的 7 nm 芯片提高大约 45% 的性能。在相同的性能水平下，这大约可以节省 75% 的电量。这种功率/性能组合对于加速通过混合云环境交付的高级认知、边缘和其他计算平台以及为与量子计算机一起运行而构建的加密加速器的开发和交付至关重要。
IBM Research 在当时表示，公司将继续探索继续扩展到 1 nm （开头提到的VTFET）及更先进工艺的方法。突破这些障碍对于使 IBM 能够继续提供企业采用最新、最先进的人工智能和混合云技术所依赖的硬件至关重要。
在IBM看来，尽管我们距离制造 2 nm 节点芯片还有几年的时间，但 IBM Research 的创新直接融入了我们的商业产品路线图。例如，业界首款商用 7 nm 处理器是基于 IBM Research 在2015 年的突破。
展望未来，IBM希望能凭借其在半导体创新方面的领先地位，让云提供商或其他大型数据中心运营商可以使用更少的服务器来完成相同数量的工作，进而降低能源成本和碳足迹。
参考链接：
https://research.ibm.com/blog/vtfet-semiconductor-architecture
https://research.ibm.com/blog/2-nm-chip
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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