三星遭重大打击，7nm骁龙芯片情归台积电

2017-06-13 13:23:00 来源: 互联网

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来源：内容来自联合报，谢谢。

据南韩媒体etnews 报导，三星替高通代工骁龙820、830系列芯片。不过业界消息透露，未来高通将转单台积电，生产7纳米的次世代骁龙处理器。据了解，台积电今年9月将试产7纳米骁龙芯片，预定今年底到明年初间量产。据称三星掉单原因是，去年下半台积电就提供客户7纳米的制程设计套件（Process Design Kit，PDK），三星电子远远落后，要到今年7月才能发布7纳米PDK的beta测试版本。

报导称，台积电眼光精准，提早直攻7 纳米制程。三星电子则停留10 纳米，近来才推出比10 纳米略为升级的8 纳米制程。从三星自家Exynos 处理器生产进度也可发现，三星7 纳米脚步迟缓。明年初量产的次世代Exynos 芯片，将采8 纳米，7 纳米Exynos 芯片要到明年下半才会量产。

台积电不只制程研发脚步快，另一优势是掌握先进封装技术──「扇出型晶圆级封装」（Fan-Out Wafer Level Package，FoWLP）。三星在这方面也落后台积，尽管全力研发比FoWLP 更进步的「扇出型面板级封装」（Fan-out Panel Level Package，FoPLP），但估计仍需一两年时间才能采用。

之前外媒也有谣传，高通次世代骁龙845 芯片订单，或许不再由三星吃下。

AndroidHeadlines 5 月报导，据了解高通次世代芯片骁龙845 进入研发，预定2018 年初问世，首发机种是三星电子的Galaxy S9；一如今年上市的骁龙835，首发机种为Galaxy S8。目前骁龙835 订单由三星电子一家通吃。

消息称，骁龙835 采用10 纳米制程，明年的骁龙845 将晋级至7 纳米制程，和前代相比，效能将提升25%~35%。三星电子和台积都努力争取订单，目前台积电7 纳米制程已进入试产。

据了解，目前导入台积电七纳米制程的芯片厂相当多，并不是只有高通而已，其他还包括苹果、英伟达、超微、海思、联发科、赛灵思等，几乎都是国际重量级芯片厂；高通如果三心两意，台积电产能并不一定会全力支援高通，但重回台积电也算是肯定台积电制程。

三星稍早强调将率先七纳米制程导入极紫外光（ＥＵＶ）微影设备，降低积体电路曝光影像复杂度并降低光罩数，但台积电则决定在五纳米才会全数导入，凸显台积电采取渐进式，在七纳米制程以多重曝光显影搭配极紫外光的混搭模式，生产效率和成本仍远优于三星。

台积电强调，目前七纳米制程已有十二个产品设计定案，预计2018年量产。其中高效运算部分，七纳米高速运算产品将于六月设计定案；车用部分，预计明年通过AEC-Q100认证。

台积电7nm蓄势以待，三星还需时日

在年初的ISSCC会议上，台积电展示了7纳米HKMG FinFET制程的256Mb SRAM芯片，其核心面只有16纳米制程的34%，而且良率很好。至于，三星所展示的7纳米制程SRAM芯片只有8Mb，而且更多的只是研究性质。因此，据说三星要等EUV光刻技术更加成熟，才会有进一步的进展。

报导中进一步指出，台积电虽然在16纳米FinFET的技术上吃过亏，不过在10纳米、7纳米制程上依旧野心勃勃。而且，预计2017年上半年将使用10纳米制程为苹果量产A11处理器，加上这次公布的7纳米制程进展看起来也很顺利，等于宣告台积电在这两个世代技术进步上都大有斩获。

根据台积电公开的7 纳米制程所制造的256Mb SRAM 芯片来看，位元单元面积只有0.027um²，7 层金属层制程，整个核心面积也只有42mm²。根据台积电存储业务部门的高层表示，台积电的7 纳米制程核心面积只有16 纳米制程的0.34 倍。而良率问题，台积电在论文中表示，7 纳米制程良率很「健康」（healthy），显示台积电对此信心十足。

在此同时，台积电的竞争对手三星也公开了7 纳米制程的部分资讯。不过，三星介绍的SRAM 芯片容量只有8Mb，更像是研究，而非开发性质。目前三星也同时针对现有设备及EUV 制程开发了两种修复技术，结果显示EUV 制程部分表现较好。不过，修复处理并非半导体制造的必须过程，而是三星验证EUV 制程可以做到什么程度的测试。

根据三星2016 年公布的消息，三星在7 纳米制程上是希望等到EUV 制程成熟之后，再来做进一步发展。因此，根据业界分析，认为EUV 制程必须要在2020 年才会达到量产水准，届时三星也可能较台积电在7 纳米制程上有所落后。

扇出型封装加成，三星也无奈

台积电独家取得iPhone7 处理器A10生产，并将德国英飞凌（Infineon）提案的FOWLP全面改良，确立了名为in FO（Integrated Fan-Out WLP）整合扇出型晶圆级封装的技术。FOWLP在Apple的带领下，奠定它规模经济的基础，未来功能强大且高接脚数的手机芯片或应用处理器，将转向采用FOWLP封装技术的发展趋势。

从低成本化的观点出发，FOWLP 最显著的优势，就是可以省去载板，包含载板材料，总约可节省近30% 的封装成本，且封装厚度也更加轻薄，有助于提升芯片商产品竞争力。如下图说明，分别就Pop 及2.5 次元/ 3 次元LSI 成本比较，纵轴表示它们的制造成本（美元），横轴表示组装/测试工程及TSV 工序两种情况的良率。

台积电在2014年表示，InFO(Intergrated Fan-Out，扇出型整合封装)封装解决方案的定义是：对单一个芯片封装而言，由扇入型(WLCSP；Wafer level CSP)向外延伸，使得能容纳更多的I/O数；而对多芯片封装而言，整合同质及异质芯片进入单一封装体中的整合解决方案。

国内扇出型技术领导大厂星科金朋(2015年已并入江苏新潮科技集团)认为扇出型封装是将扇入型封装再加以延伸，利用模封区域(Mold Area)让芯片的I/ O得以在芯片以外的空间布线，也因此会多出一块扇出型区域(Fan-out area)，这样的好处是，让I/O不再局限在有限的空间，造成I/O的间距过小，组装到PCB的良率变差。

过去扇出型封装市场主要产品集中在封装大小在8*8mm以下产品，如无线基频系统单芯片封装、电源管理芯片及射频芯片封装等，而在此领域产品扇出型封装除了具有使芯片效能提升及封装厚度较薄型化等的优势外，亦具有成本上的优势；未来在终端产品对低成本高整合度需求下，大于12*12封装大小的产品持续导入扇出型封装技术，如智慧型手机应用处理器芯片(约15*15 mm^2)、绘图芯片(GPU，约40*40 mm^2)甚至现场可程式化的闸阵列装置(FPGA，约40*40~80*80 mm^2)等产品推动下，扇出型封装技术将持续突破技术瓶颈，朝大封装面积等高阶产品发展，这亦意味着将持续侵蚀原本使用覆晶封装的芯片市场，及与覆晶封装技术搭配使用的载板市场。

因物联网终端产品芯片异质整合需求提升，使得扇出型持续朝多芯片大封装尺寸迈进，而由于扇出型晶圆级制程面积使用率较低(因芯片皆为方型，制程中晶圆面积使用率<85%，面板制程面积使用率>95%)，在加速生产周期及降低成本考量下，国际大厂如韩国三星电子、中国江苏长电等，其技术开发方向已由晶圆级制程转向面板级(Panel)扇出型封装制程，建议台湾大厂布建自家扇出型封装专利，且朝向面板级低成本封装技术开发，并集结国内封测厂或设计业共同制订制程及设备材料等标准规格，使台湾成为领导标竿。

A10的成功，让台积电成为香饽饽，这也是他们打压三星的资本，但我们也要见识到这个技术还有两个缺点：

三建产业资讯日本技术顾问，越部茂认为FOWLP 仍然残留着相当大的2 项技术课题。第一个，就是封装材料的品质不均一。现液状材料导致组成分离仍为必定问题。另一个，就是表面再配线的热应力问题。多层再配线会因为热歪产生剥离或歪斜等发生不良的风险。为了找出对策，封止材料或再配线材料的改良－活用过去的知识，回遡根本的检讨，为当下最必要的对应。

高通变心，对三星代工影响巨大

在苹果转单TSMC以后，如果高通再砖头台积电，对三星来说，影响真的是很大。

在骁龙820时代，三星就已经挤掉台积电，拿下高通的订单，订单金额高达10亿美金，考虑到晶圆代工的超高毛利率，还有三星分割晶圆厂做纯代工的决心，措施高通，肯定会对他们造成严重的影响。

但是在这样一个商业时代，你没有跟上最新技术，且联想到早前媒体透漏，三星在7nm封测上，可能要求助台积电，这样的结果也是意料之中。

由此看来，国内的企业想和三星、台积电竞争，还需要很长时间的积累。

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